Index of /weather/text_forecasts/txt/
../
FPDL13_DWMZ_270600 27-Nov-2025 14:15:10 4120
FPDL13_DWMZ_280600 28-Nov-2025 13:10:28 2450
SXDL31_DWAV_270800 27-Nov-2025 08:48:42 9578
SXDL31_DWAV_271800 27-Nov-2025 16:32:52 11643
SXDL31_DWAV_280800 28-Nov-2025 08:50:25 8849
SXDL31_DWAV_281800 28-Nov-2025 17:51:29 11556
SXDL31_DWAV_LATEST 28-Nov-2025 17:51:29 11556
SXDL33_DWAV_270000 27-Nov-2025 10:45:29 10477
SXDL33_DWAV_280000 28-Nov-2025 10:53:35 8769
SXDL33_DWAV_LATEST 28-Nov-2025 10:53:35 8769
ber01-FWDL39_DWMS_271230-2511271230-dsw--0-ia5 27-Nov-2025 12:42:07 1513
ber01-FWDL39_DWMS_281230-2511281230-dsw--0-ia5 28-Nov-2025 12:18:17 2078
ber01-VHDL13_DWEH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:28:17 2317
ber01-VHDL13_DWEH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:28:17 2029
ber01-VHDL13_DWEH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:28:11 2263
ber01-VHDL13_DWEH_280400-2511280400-dsw--0-ia5 28-Nov-2025 05:58:17 2264
ber01-VHDL13_DWEH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:28:16 2250
ber01-VHDL13_DWEH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:28:16 2214
ber01-VHDL13_DWEH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:28:11 2191
ber01-VHDL13_DWEH_290400-2511290400-dsw--0-ia5 29-Nov-2025 05:58:18 2829
ber01-VHDL13_DWHG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 2756
ber01-VHDL13_DWHG_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 09:44:17 2817
ber01-VHDL13_DWHG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:07 2506
ber01-VHDL13_DWHG_280200-2511280200-dsw--0-ia5 28-Nov-2025 04:22:36 2408
ber01-VHDL13_DWHG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2408
ber01-VHDL13_DWHG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:24 2562
ber01-VHDL13_DWHG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:06 2288
ber01-VHDL13_DWHG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:07 2762
ber01-VHDL13_DWHG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:08 2762
ber01-VHDL13_DWHH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 2826
ber01-VHDL13_DWHH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:07 2392
ber01-VHDL13_DWHH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 2385
ber01-VHDL13_DWHH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2404
ber01-VHDL13_DWHH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:24 2840
ber01-VHDL13_DWHH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:06 2537
ber01-VHDL13_DWHH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:07 3063
ber01-VHDL13_DWHH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:12 3095
ber01-VHDL13_DWLG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2926
ber01-VHDL13_DWLG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 2689
ber01-VHDL13_DWLG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 2931
ber01-VHDL13_DWLG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 3055
ber01-VHDL13_DWLG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 2789
ber01-VHDL13_DWLG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 2452
ber01-VHDL13_DWLG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:05 2613
ber01-VHDL13_DWLG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 2516
ber01-VHDL13_DWLH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2512
ber01-VHDL13_DWLH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 1846
ber01-VHDL13_DWLH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 2358
ber01-VHDL13_DWLH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 2357
ber01-VHDL13_DWLH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 2770
ber01-VHDL13_DWLH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 2092
ber01-VHDL13_DWLH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:05 2254
ber01-VHDL13_DWLH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 2152
ber01-VHDL13_DWLI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 3015
ber01-VHDL13_DWLI_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 2303
ber01-VHDL13_DWLI_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 2993
ber01-VHDL13_DWLI_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 2839
ber01-VHDL13_DWLI_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 2700
ber01-VHDL13_DWLI_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 2123
ber01-VHDL13_DWLI_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:05 2279
ber01-VHDL13_DWLI_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 2106
ber01-VHDL13_DWMG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 3579
ber01-VHDL13_DWMG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 3263
ber01-VHDL13_DWMG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 3855
ber01-VHDL13_DWMG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 3857
ber01-VHDL13_DWMG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:24 3494
ber01-VHDL13_DWMG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 3610
ber01-VHDL13_DWMG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:07 3462
ber01-VHDL13_DWMG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 3473
ber01-VHDL13_DWMO_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 3327
ber01-VHDL13_DWMO_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 3087
ber01-VHDL13_DWMO_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 3563
ber01-VHDL13_DWMO_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 3563
ber01-VHDL13_DWMO_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:24 3013
ber01-VHDL13_DWMO_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 3013
ber01-VHDL13_DWMO_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:07 3175
ber01-VHDL13_DWMO_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 3175
ber01-VHDL13_DWMP_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 3242
ber01-VHDL13_DWMP_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 2904
ber01-VHDL13_DWMP_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 3476
ber01-VHDL13_DWMP_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 3476
ber01-VHDL13_DWMP_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:24 3476
ber01-VHDL13_DWMP_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 3238
ber01-VHDL13_DWMP_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:07 3222
ber01-VHDL13_DWMP_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 3222
ber01-VHDL13_DWOG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 4915
ber01-VHDL13_DWOG_271700-2511271700-dsw--0-ia5 27-Nov-2025 19:00:02 4556
ber01-VHDL13_DWOG_271700_COR-2511271700-dsw--0-ia5 27-Nov-2025 20:07:02 5304
ber01-VHDL13_DWOG_280300-2511280300-dsw--0-ia5 28-Nov-2025 04:00:02 5274
ber01-VHDL13_DWOG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 5209
ber01-VHDL13_DWOG_281700-2511281700-dsw--0-ia5 28-Nov-2025 19:00:02 4199
ber01-VHDL13_DWOG_290300-2511290300-dsw--0-ia5 29-Nov-2025 04:00:08 4453
ber01-VHDL13_DWOH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:28:17 2911
ber01-VHDL13_DWOH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:28:17 2418
ber01-VHDL13_DWOH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:28:11 2451
ber01-VHDL13_DWOH_280400-2511280400-dsw--0-ia5 28-Nov-2025 05:58:11 2363
ber01-VHDL13_DWOH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:28:16 2292
ber01-VHDL13_DWOH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:28:12 2133
ber01-VHDL13_DWOH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:28:11 2250
ber01-VHDL13_DWOH_290400-2511290400-dsw--0-ia5 29-Nov-2025 05:58:12 2584
ber01-VHDL13_DWOI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:28:11 2390
ber01-VHDL13_DWOI_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:28:12 2036
ber01-VHDL13_DWOI_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:28:17 2227
ber01-VHDL13_DWOI_280400-2511280400-dsw--0-ia5 28-Nov-2025 05:58:17 2229
ber01-VHDL13_DWOI_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:28:12 2232
ber01-VHDL13_DWOI_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:28:12 2108
ber01-VHDL13_DWOI_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:28:17 2244
ber01-VHDL13_DWOI_290400-2511290400-dsw--0-ia5 29-Nov-2025 05:58:18 2420
ber01-VHDL13_DWON_270656-2511270656-dsw--0-ia5 27-Nov-2025 06:56:56 4488
ber01-VHDL13_DWON_270909-2511270909-dsw--0-ia5 27-Nov-2025 09:09:47 4565
ber01-VHDL13_DWON_271531-2511271531-dsw--0-ia5 27-Nov-2025 15:32:07 3933
ber01-VHDL13_DWON_271734-2511271734-dsw--0-ia5 27-Nov-2025 17:34:51 4038
ber01-VHDL13_DWON_272005-2511272005-dsw--0-ia5 27-Nov-2025 20:05:48 3923
ber01-VHDL13_DWON_272357-2511272357-dsw--0-ia5 27-Nov-2025 23:57:56 3928
ber01-VHDL13_DWON_280358-2511280358-dsw--0-ia5 28-Nov-2025 03:58:06 3928
ber01-VHDL13_DWON_280558-2511280558-dsw--0-ia5 28-Nov-2025 05:58:37 4292
ber01-VHDL13_DWON_280654-2511280654-dsw--0-ia5 28-Nov-2025 06:54:22 4292
ber01-VHDL13_DWON_281117-2511281117-dsw--0-ia5 28-Nov-2025 11:17:47 4292
ber01-VHDL13_DWON_281331-2511281331-dsw--0-ia5 28-Nov-2025 13:31:35 3905
ber01-VHDL13_DWON_281506-2511281506-dsw--0-ia5 28-Nov-2025 15:07:06 3905
ber01-VHDL13_DWON_281818-2511281818-dsw--0-ia5 28-Nov-2025 18:18:06 4040
ber01-VHDL13_DWON_282219-2511282219-dsw--0-ia5 28-Nov-2025 22:19:47 3871
ber01-VHDL13_DWON_290208-2511290208-dsw--0-ia5 29-Nov-2025 02:08:07 4004
ber01-VHDL13_DWON_290631-2511290631-dsw--0-ia5 29-Nov-2025 06:31:07 3999
ber01-VHDL13_DWPG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2267
ber01-VHDL13_DWPG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 1990
ber01-VHDL13_DWPG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 2249
ber01-VHDL13_DWPG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 2449
ber01-VHDL13_DWPG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 2918
ber01-VHDL13_DWPG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 2548
ber01-VHDL13_DWPG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:05 2478
ber01-VHDL13_DWPG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 2437
ber01-VHDL13_DWPH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2454
ber01-VHDL13_DWPH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:02 1935
ber01-VHDL13_DWPH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:13 2320
ber01-VHDL13_DWPH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:02 2501
ber01-VHDL13_DWPH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 2781
ber01-VHDL13_DWPH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 2396
ber01-VHDL13_DWPH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:05 2214
ber01-VHDL13_DWPH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:05 2186
ber01-VHDL13_DWSG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 2897
ber01-VHDL13_DWSG_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 11:49:36 3112
ber01-VHDL13_DWSG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:30:07 2855
ber01-VHDL13_DWSG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:30:02 3687
ber01-VHDL13_DWSG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:06 3674
ber01-VHDL13_DWSG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:30:02 3137
ber01-VHDL13_DWSG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:30:02 2533
ber01-VHDL13_DWSG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:30:01 2874
ber01-VHDL13_DWSG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:08 2754
ber01-VHDL17_DWOG_271200-2511271200-dsw--0-ia5 27-Nov-2025 12:28:50 2788
ber01-VHDL17_DWOG_281200-2511281200-dsw--0-ia5 28-Nov-2025 12:45:48 2909
swis2-VHDL20_DWEG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3625
swis2-VHDL20_DWEG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2935
swis2-VHDL20_DWEG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:10 2917
swis2-VHDL20_DWEG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:07 2685
swis2-VHDL20_DWEG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 2771
swis2-VHDL20_DWEG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2461
swis2-VHDL20_DWEG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2528
swis2-VHDL20_DWEG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:02 2906
swis2-VHDL20_DWEH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 2934
swis2-VHDL20_DWEH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2383
swis2-VHDL20_DWEH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:10 2584
swis2-VHDL20_DWEH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:07 2598
swis2-VHDL20_DWEH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 2754
swis2-VHDL20_DWEH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2570
swis2-VHDL20_DWEH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2514
swis2-VHDL20_DWEH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:02 3163
swis2-VHDL20_DWEI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3033
swis2-VHDL20_DWEI_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2391
swis2-VHDL20_DWEI_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:10 2519
swis2-VHDL20_DWEI_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:07 2582
swis2-VHDL20_DWEI_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 2758
swis2-VHDL20_DWEI_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2461
swis2-VHDL20_DWEI_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2538
swis2-VHDL20_DWEI_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:02 2773
swis2-VHDL20_DWHG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3447
swis2-VHDL20_DWHG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:06 2689
swis2-VHDL20_DWHG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 2575
swis2-VHDL20_DWHG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2591
swis2-VHDL20_DWHG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:02 3093
swis2-VHDL20_DWHG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2471
swis2-VHDL20_DWHG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2948
swis2-VHDL20_DWHG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:12 2945
swis2-VHDL20_DWHH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3385
swis2-VHDL20_DWHH_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 09:46:13 3389
swis2-VHDL20_DWHH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:06 2579
swis2-VHDL20_DWHH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 2571
swis2-VHDL20_DWHH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2590
swis2-VHDL20_DWHH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:02 3384
swis2-VHDL20_DWHH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2723
swis2-VHDL20_DWHH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 3249
swis2-VHDL20_DWHH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:12 3281
swis2-VHDL20_DWLG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3530
swis2-VHDL20_DWLG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 3098
swis2-VHDL20_DWLG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 3465
swis2-VHDL20_DWLG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 3651
swis2-VHDL20_DWLG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 3532
swis2-VHDL20_DWLG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 3032
swis2-VHDL20_DWLG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 3208
swis2-VHDL20_DWLG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:10 2861
swis2-VHDL20_DWLH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3017
swis2-VHDL20_DWLH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2197
swis2-VHDL20_DWLH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 2712
swis2-VHDL20_DWLH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2709
swis2-VHDL20_DWLH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 3275
swis2-VHDL20_DWLH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2444
swis2-VHDL20_DWLH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2609
swis2-VHDL20_DWLH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:10 2504
swis2-VHDL20_DWLI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3715
swis2-VHDL20_DWLI_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2795
swis2-VHDL20_DWLI_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 3572
swis2-VHDL20_DWLI_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 3406
swis2-VHDL20_DWLI_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 3360
swis2-VHDL20_DWLI_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2471
swis2-VHDL20_DWLI_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2630
swis2-VHDL20_DWLI_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:10 2453
swis2-VHDL20_DWMG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 4323
swis2-VHDL20_DWMG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 3793
swis2-VHDL20_DWMG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 4355
swis2-VHDL20_DWMG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:02 4333
swis2-VHDL20_DWMG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 4343
swis2-VHDL20_DWMG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 4173
swis2-VHDL20_DWMG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 4031
swis2-VHDL20_DWMG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:06 3917
swis2-VHDL20_DWMO_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 4100
swis2-VHDL20_DWMO_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 3617
swis2-VHDL20_DWMO_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 4125
swis2-VHDL20_DWMO_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:02 4017
swis2-VHDL20_DWMO_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 3808
swis2-VHDL20_DWMO_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 3456
swis2-VHDL20_DWMO_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 3618
swis2-VHDL20_DWMO_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:06 3618
swis2-VHDL20_DWMP_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3869
swis2-VHDL20_DWMP_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 3367
swis2-VHDL20_DWMP_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 3895
swis2-VHDL20_DWMP_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:02 3986
swis2-VHDL20_DWMP_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 4019
swis2-VHDL20_DWMP_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:06 3726
swis2-VHDL20_DWMP_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 3707
swis2-VHDL20_DWMP_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:06 3650
swis2-VHDL20_DWPG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 2728
swis2-VHDL20_DWPG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2451
swis2-VHDL20_DWPG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 2578
swis2-VHDL20_DWPG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2777
swis2-VHDL20_DWPG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 3428
swis2-VHDL20_DWPG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 3009
swis2-VHDL20_DWPG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2809
swis2-VHDL20_DWPG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:10 2763
swis2-VHDL20_DWPH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 2915
swis2-VHDL20_DWPH_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:02 2396
swis2-VHDL20_DWPH_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:04 2648
swis2-VHDL20_DWPH_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:00:13 2831
swis2-VHDL20_DWPH_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:06 3219
swis2-VHDL20_DWPH_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2857
swis2-VHDL20_DWPH_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 2544
swis2-VHDL20_DWPH_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:00:10 2514
swis2-VHDL20_DWSG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:02 3719
swis2-VHDL20_DWSG_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 11:49:36 3835
swis2-VHDL20_DWSG_271300-2511271300-dsw--0-ia5 27-Nov-2025 14:45:07 3625
swis2-VHDL20_DWSG_271800-2511271800-dsw--0-ia5 27-Nov-2025 19:45:06 3347
swis2-VHDL20_DWSG_280200-2511280200-dsw--0-ia5 28-Nov-2025 03:45:10 4144
swis2-VHDL20_DWSG_280400-2511280400-dsw--0-ia5 28-Nov-2025 06:15:07 4145
swis2-VHDL20_DWSG_280800-2511280800-dsw--0-ia5 28-Nov-2025 09:45:02 3813
swis2-VHDL20_DWSG_281300-2511281300-dsw--0-ia5 28-Nov-2025 14:45:04 3649
swis2-VHDL20_DWSG_281800-2511281800-dsw--0-ia5 28-Nov-2025 19:45:02 2950
swis2-VHDL20_DWSG_290200-2511290200-dsw--0-ia5 29-Nov-2025 03:45:06 3292
swis2-VHDL20_DWSG_290400-2511290400-dsw--0-ia5 29-Nov-2025 06:15:02 3168
wst04-VHDL20_DWEG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:26 233186
wst04-VHDL20_DWEG_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:11 230874
wst04-VHDL20_DWEG_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:16 231529
wst04-VHDL20_DWEG_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:27 230712
wst04-VHDL20_DWEG_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:22 237001
wst04-VHDL20_DWEG_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:12 235313
wst04-VHDL20_DWEG_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:16 235575
wst04-VHDL20_DWEG_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:21 236405
wst04-VHDL20_DWEH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:22 232412
wst04-VHDL20_DWEH_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:11 232065
wst04-VHDL20_DWEH_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:16 233490
wst04-VHDL20_DWEH_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:21 232531
wst04-VHDL20_DWEH_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:22 231910
wst04-VHDL20_DWEH_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:12 230987
wst04-VHDL20_DWEH_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:16 231593
wst04-VHDL20_DWEH_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:27 233550
wst04-VHDL20_DWEI_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:26 325041
wst04-VHDL20_DWEI_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:11 323293
wst04-VHDL20_DWEI_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:16 324180
wst04-VHDL20_DWEI_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:21 324170
wst04-VHDL20_DWEI_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:26 331712
wst04-VHDL20_DWEI_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:18 330964
wst04-VHDL20_DWEI_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:16 330726
wst04-VHDL20_DWEI_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:27 331952
wst04-VHDL20_DWHG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 319867
wst04-VHDL20_DWHG_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:21 318660
wst04-VHDL20_DWHG_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:12 317823
wst04-VHDL20_DWHG_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:13 317887
wst04-VHDL20_DWHG_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:16 319739
wst04-VHDL20_DWHG_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:22 318306
wst04-VHDL20_DWHG_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:12 318435
wst04-VHDL20_DWHG_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:12 318606
wst04-VHDL20_DWHH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 313714
wst04-VHDL20_DWHH_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:21 311902
wst04-VHDL20_DWHH_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:12 312036
wst04-VHDL20_DWHH_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:13 312142
wst04-VHDL20_DWHH_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:12 308108
wst04-VHDL20_DWHH_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:22 306490
wst04-VHDL20_DWHH_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:12 307166
wst04-VHDL20_DWHH_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:12 307319
wst04-VHDL20_DWLG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:32 322367
wst04-VHDL20_DWLG_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:27 321955
wst04-VHDL20_DWLG_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:25 322633
wst04-VHDL20_DWLG_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:42 323135
wst04-VHDL20_DWLG_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:26 324423
wst04-VHDL20_DWLG_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:26 323592
wst04-VHDL20_DWLG_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:26 324331
wst04-VHDL20_DWLG_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:41 324328
wst04-VHDL20_DWLH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:36 323733
wst04-VHDL20_DWLH_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:21 322745
wst04-VHDL20_DWLH_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:25 324265
wst04-VHDL20_DWLH_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:42 324200
wst04-VHDL20_DWLH_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:32 328172
wst04-VHDL20_DWLH_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:22 327166
wst04-VHDL20_DWLH_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:26 327385
wst04-VHDL20_DWLH_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:41 327473
wst04-VHDL20_DWLI_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:32 318810
wst04-VHDL20_DWLI_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:21 317867
wst04-VHDL20_DWLI_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:23 319017
wst04-VHDL20_DWLI_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:42 318898
wst04-VHDL20_DWLI_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:26 320385
wst04-VHDL20_DWLI_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:26 318900
wst04-VHDL20_DWLI_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:26 320012
wst04-VHDL20_DWLI_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:41 320067
wst04-VHDL20_DWMG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:22 523353
wst04-VHDL20_DWMG_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:17 522665
wst04-VHDL20_DWMG_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:23 523146
wst04-VHDL20_DWMG_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:17 523051
wst04-VHDL20_DWMG_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:16 531871
wst04-VHDL20_DWMG_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:16 531517
wst04-VHDL20_DWMG_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:22 531488
wst04-VHDL20_DWMG_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:21 531289
wst04-VHDL20_DWMO_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 425658
wst04-VHDL20_DWMO_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:17 424812
wst04-VHDL20_DWMO_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:16 424705
wst04-VHDL20_DWMO_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:17 425110
wst04-VHDL20_DWMO_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:16 432065
wst04-VHDL20_DWMO_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:16 431477
wst04-VHDL20_DWMO_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:16 432026
wst04-VHDL20_DWMO_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:16 432502
wst04-VHDL20_DWMP_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 536433
wst04-VHDL20_DWMP_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:17 535207
wst04-VHDL20_DWMP_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:23 534862
wst04-VHDL20_DWMP_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:21 536326
wst04-VHDL20_DWMP_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:22 544524
wst04-VHDL20_DWMP_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:16 543749
wst04-VHDL20_DWMP_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:22 542768
wst04-VHDL20_DWMP_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:21 543801
wst04-VHDL20_DWPG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:32 375010
wst04-VHDL20_DWPG_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:27 330087
wst04-VHDL20_DWPG_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:25 331038
wst04-VHDL20_DWPG_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:31 331049
wst04-VHDL20_DWPG_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:32 369694
wst04-VHDL20_DWPG_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:22 324780
wst04-VHDL20_DWPG_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:20 323908
wst04-VHDL20_DWPG_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:32 324093
wst04-VHDL20_DWPH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:26 276701
wst04-VHDL20_DWPH_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:21 275812
wst04-VHDL20_DWPH_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:23 231593
wst04-VHDL20_DWPH_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:00:31 231679
wst04-VHDL20_DWPH_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:32 272978
wst04-VHDL20_DWPH_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:22 271862
wst04-VHDL20_DWPH_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:20 226595
wst04-VHDL20_DWPH_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:00:32 226828
wst04-VHDL20_DWSG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:12 345698
wst04-VHDL20_DWSG_270800_COR-2511270800-omedes-..> 27-Nov-2025 11:49:48 345637
wst04-VHDL20_DWSG_271300-2511271300-omedes--0.pdf 27-Nov-2025 14:45:14 345831
wst04-VHDL20_DWSG_271800-2511271800-omedes--0.pdf 27-Nov-2025 19:45:11 345566
wst04-VHDL20_DWSG_280200-2511280200-omedes--0.pdf 28-Nov-2025 03:45:12 347257
wst04-VHDL20_DWSG_280400-2511280400-omedes--0.pdf 28-Nov-2025 06:15:17 347340
wst04-VHDL20_DWSG_280800-2511280800-omedes--0.pdf 28-Nov-2025 09:45:12 349965
wst04-VHDL20_DWSG_281300-2511281300-omedes--0.pdf 28-Nov-2025 14:45:12 350208
wst04-VHDL20_DWSG_281800-2511281800-omedes--0.pdf 28-Nov-2025 19:45:12 348818
wst04-VHDL20_DWSG_290200-2511290200-omedes--0.pdf 29-Nov-2025 03:45:12 349120
wst04-VHDL20_DWSG_290400-2511290400-omedes--0.pdf 29-Nov-2025 06:15:16 349243