Index of /weather/text_forecasts/txt/
../
FPDL13_DWMZ_260600 26-Nov-2025 15:57:41 6574
FPDL13_DWMZ_270600 27-Nov-2025 14:15:10 4120
SXDL31_DWAV_251800 25-Nov-2025 17:47:59 7265
SXDL31_DWAV_260800 26-Nov-2025 08:21:49 7855
SXDL31_DWAV_261800 26-Nov-2025 16:37:51 12505
SXDL31_DWAV_270800 27-Nov-2025 08:48:42 9578
SXDL31_DWAV_LATEST 27-Nov-2025 08:48:42 9578
SXDL33_DWAV_260000 26-Nov-2025 09:52:15 11968
SXDL33_DWAV_270000 27-Nov-2025 10:45:29 10477
SXDL33_DWAV_LATEST 27-Nov-2025 10:45:29 10477
ber01-FWDL39_DWMS_261230-2511261230-dsw--0-ia5 26-Nov-2025 12:39:31 1494
ber01-FWDL39_DWMS_271230-2511271230-dsw--0-ia5 27-Nov-2025 12:42:07 1513
ber01-VHDL13_DWEH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:28:17 2726
ber01-VHDL13_DWEH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:28:11 2868
ber01-VHDL13_DWEH_260400-2511260400-dsw--0-ia5 26-Nov-2025 05:58:17 2880
ber01-VHDL13_DWEH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:28:16 2815
ber01-VHDL13_DWEH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:28:16 2421
ber01-VHDL13_DWEH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:28:12 2795
ber01-VHDL13_DWEH_270400-2511270400-dsw--0-ia5 27-Nov-2025 05:58:11 2753
ber01-VHDL13_DWEH_270400_COR-2511270400-dsw--0-ia5 27-Nov-2025 06:02:16 2938
ber01-VHDL13_DWEH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:28:17 2317
ber01-VHDL13_DWHG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:06 2953
ber01-VHDL13_DWHG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:07 2870
ber01-VHDL13_DWHG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:07 3134
ber01-VHDL13_DWHG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:08 3496
ber01-VHDL13_DWHG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 3458
ber01-VHDL13_DWHG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 3086
ber01-VHDL13_DWHG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:06 2957
ber01-VHDL13_DWHG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 2756
ber01-VHDL13_DWHG_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 09:44:17 2817
ber01-VHDL13_DWHH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:06 2722
ber01-VHDL13_DWHH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:07 2803
ber01-VHDL13_DWHH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:07 3030
ber01-VHDL13_DWHH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:08 3337
ber01-VHDL13_DWHH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 3185
ber01-VHDL13_DWHH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 2913
ber01-VHDL13_DWHH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 2910
ber01-VHDL13_DWHH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 2826
ber01-VHDL13_DWLG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 3010
ber01-VHDL13_DWLG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:01 3409
ber01-VHDL13_DWLG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:01 3492
ber01-VHDL13_DWLG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 3557
ber01-VHDL13_DWLG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 3199
ber01-VHDL13_DWLG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 2925
ber01-VHDL13_DWLG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 2925
ber01-VHDL13_DWLG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2926
ber01-VHDL13_DWLH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 2157
ber01-VHDL13_DWLH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:01 2480
ber01-VHDL13_DWLH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:01 2759
ber01-VHDL13_DWLH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 2691
ber01-VHDL13_DWLH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 2444
ber01-VHDL13_DWLH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 2834
ber01-VHDL13_DWLH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 2834
ber01-VHDL13_DWLH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2512
ber01-VHDL13_DWLI_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 2244
ber01-VHDL13_DWLI_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:01 2633
ber01-VHDL13_DWLI_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:01 2936
ber01-VHDL13_DWLI_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 2855
ber01-VHDL13_DWLI_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 2652
ber01-VHDL13_DWLI_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 3071
ber01-VHDL13_DWLI_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:06 3071
ber01-VHDL13_DWLI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 3015
ber01-VHDL13_DWMG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 3447
ber01-VHDL13_DWMG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:07 3440
ber01-VHDL13_DWMG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:03 3440
ber01-VHDL13_DWMG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 4038
ber01-VHDL13_DWMG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:02 3356
ber01-VHDL13_DWMG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:04 3338
ber01-VHDL13_DWMG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:02 3338
ber01-VHDL13_DWMG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 3579
ber01-VHDL13_DWMO_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 2820
ber01-VHDL13_DWMO_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:07 3108
ber01-VHDL13_DWMO_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:03 3108
ber01-VHDL13_DWMO_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 3693
ber01-VHDL13_DWMO_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:02 3060
ber01-VHDL13_DWMO_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:04 3139
ber01-VHDL13_DWMO_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:02 3139
ber01-VHDL13_DWMO_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 3327
ber01-VHDL13_DWMP_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 3422
ber01-VHDL13_DWMP_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:07 3535
ber01-VHDL13_DWMP_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:03 3535
ber01-VHDL13_DWMP_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 3605
ber01-VHDL13_DWMP_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:02 3091
ber01-VHDL13_DWMP_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:04 3069
ber01-VHDL13_DWMP_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:02 3075
ber01-VHDL13_DWMP_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 3242
ber01-VHDL13_DWOG_250800_COR-2511250800-dsw--0-ia5 25-Nov-2025 15:47:21 4411
ber01-VHDL13_DWOG_251700-2511251700-dsw--0-ia5 25-Nov-2025 19:00:01 4254
ber01-VHDL13_DWOG_260300-2511260300-dsw--0-ia5 26-Nov-2025 04:00:02 4959
ber01-VHDL13_DWOG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 4849
ber01-VHDL13_DWOG_261700-2511261700-dsw--0-ia5 26-Nov-2025 19:00:07 4312
ber01-VHDL13_DWOG_270300-2511270300-dsw--0-ia5 27-Nov-2025 04:00:07 4632
ber01-VHDL13_DWOG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 4915
ber01-VHDL13_DWOH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:28:17 2771
ber01-VHDL13_DWOH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:28:11 2710
ber01-VHDL13_DWOH_260400-2511260400-dsw--0-ia5 26-Nov-2025 05:58:11 2888
ber01-VHDL13_DWOH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:28:16 2998
ber01-VHDL13_DWOH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:28:16 2648
ber01-VHDL13_DWOH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:28:16 3145
ber01-VHDL13_DWOH_270400-2511270400-dsw--0-ia5 27-Nov-2025 05:58:18 3103
ber01-VHDL13_DWOH_270400_COR-2511270400-dsw--0-ia5 27-Nov-2025 06:02:16 2989
ber01-VHDL13_DWOH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:28:17 2911
ber01-VHDL13_DWOI_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:28:17 2537
ber01-VHDL13_DWOI_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:28:16 2602
ber01-VHDL13_DWOI_260400-2511260400-dsw--0-ia5 26-Nov-2025 05:58:17 2688
ber01-VHDL13_DWOI_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:28:12 2690
ber01-VHDL13_DWOI_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:28:11 2420
ber01-VHDL13_DWOI_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:28:12 3033
ber01-VHDL13_DWOI_270400-2511270400-dsw--0-ia5 27-Nov-2025 05:58:18 2986
ber01-VHDL13_DWOI_270400_COR-2511270400-dsw--0-ia5 27-Nov-2025 06:02:12 2945
ber01-VHDL13_DWOI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:28:11 2390
ber01-VHDL13_DWON_251546-2511251546-dsw--0-ia5 25-Nov-2025 15:46:41 3218
ber01-VHDL13_DWON_251807-2511251807-dsw--0-ia5 25-Nov-2025 18:07:17 3336
ber01-VHDL13_DWON_260207-2511260207-dsw--0-ia5 26-Nov-2025 02:07:47 4059
ber01-VHDL13_DWON_260342-2511260342-dsw--0-ia5 26-Nov-2025 03:42:57 4059
ber01-VHDL13_DWON_260631-2511260631-dsw--0-ia5 26-Nov-2025 06:31:07 4059
ber01-VHDL13_DWON_260707-2511260707-dsw--0-ia5 26-Nov-2025 07:07:11 3915
ber01-VHDL13_DWON_260709-2511260709-dsw--0-ia5 26-Nov-2025 07:10:08 3798
ber01-VHDL13_DWON_260935-2511260935-dsw--0-ia5 26-Nov-2025 09:36:01 3798
ber01-VHDL13_DWON_261229-2511261229-dsw--0-ia5 26-Nov-2025 12:29:51 3798
ber01-VHDL13_DWON_261632-2511261632-dsw--0-ia5 26-Nov-2025 16:32:30 3801
ber01-VHDL13_DWON_261734-2511261734-dsw--0-ia5 26-Nov-2025 17:34:54 3862
ber01-VHDL13_DWON_262239-2511262239-dsw--0-ia5 26-Nov-2025 22:39:32 3832
ber01-VHDL13_DWON_270354-2511270354-dsw--0-ia5 27-Nov-2025 03:54:38 4422
ber01-VHDL13_DWON_270625-2511270625-dsw--0-ia5 27-Nov-2025 06:25:16 4185
ber01-VHDL13_DWON_270656-2511270656-dsw--0-ia5 27-Nov-2025 06:56:56 4488
ber01-VHDL13_DWON_270909-2511270909-dsw--0-ia5 27-Nov-2025 09:09:47 4565
ber01-VHDL13_DWPG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 2281
ber01-VHDL13_DWPG_251800_COR-2511251800-dsw--0-ia5 25-Nov-2025 21:57:07 2743
ber01-VHDL13_DWPG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:01 3105
ber01-VHDL13_DWPG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:01 2971
ber01-VHDL13_DWPG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 2995
ber01-VHDL13_DWPG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 2554
ber01-VHDL13_DWPG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 2594
ber01-VHDL13_DWPG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 2595
ber01-VHDL13_DWPG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2267
ber01-VHDL13_DWPH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 2264
ber01-VHDL13_DWPH_251800_COR-2511251800-dsw--0-ia5 25-Nov-2025 21:57:27 2630
ber01-VHDL13_DWPH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:01 3043
ber01-VHDL13_DWPH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:01 2907
ber01-VHDL13_DWPH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 2999
ber01-VHDL13_DWPH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:06 2583
ber01-VHDL13_DWPH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:08 2727
ber01-VHDL13_DWPH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 2727
ber01-VHDL13_DWPH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:03 2454
ber01-VHDL13_DWSG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:30:02 2890
ber01-VHDL13_DWSG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:30:07 3161
ber01-VHDL13_DWSG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:07 3082
ber01-VHDL13_DWSG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:30:04 3160
ber01-VHDL13_DWSG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:30:02 2715
ber01-VHDL13_DWSG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:30:04 3148
ber01-VHDL13_DWSG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 3151
ber01-VHDL13_DWSG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:30:06 2897
ber01-VHDL13_DWSG_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 11:49:36 3112
ber01-VHDL17_DWOG_261200-2511261200-dsw--0-ia5 26-Nov-2025 11:54:07 3144
ber01-VHDL17_DWOG_271200-2511271200-dsw--0-ia5 27-Nov-2025 12:28:50 2788
swis2-VHDL20_DWEG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 3237
swis2-VHDL20_DWEG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3082
swis2-VHDL20_DWEG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:07 3289
swis2-VHDL20_DWEG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3740
swis2-VHDL20_DWEG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3046
swis2-VHDL20_DWEG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3493
swis2-VHDL20_DWEG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:07 3541
swis2-VHDL20_DWEG_270400_COR-2511270400-dsw--0-ia5 27-Nov-2025 06:02:01 3197
swis2-VHDL20_DWEG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3625
swis2-VHDL20_DWEH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 3242
swis2-VHDL20_DWEH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3281
swis2-VHDL20_DWEH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:07 3293
swis2-VHDL20_DWEH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3471
swis2-VHDL20_DWEH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 2906
swis2-VHDL20_DWEH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3264
swis2-VHDL20_DWEH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:07 3380
swis2-VHDL20_DWEH_270400_COR-2511270400-dsw--0-ia5 27-Nov-2025 06:02:01 3116
swis2-VHDL20_DWEH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 2934
swis2-VHDL20_DWEI_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 3028
swis2-VHDL20_DWEI_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 2985
swis2-VHDL20_DWEI_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:07 3120
swis2-VHDL20_DWEI_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3367
swis2-VHDL20_DWEI_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 2843
swis2-VHDL20_DWEI_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3394
swis2-VHDL20_DWEI_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:07 3410
swis2-VHDL20_DWEI_270400_COR-2511270400-dsw--0-ia5 27-Nov-2025 06:02:01 3130
swis2-VHDL20_DWEI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3033
swis2-VHDL20_DWHG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 3136
swis2-VHDL20_DWHG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:02 3056
swis2-VHDL20_DWHG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:07 3317
swis2-VHDL20_DWHG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 4111
swis2-VHDL20_DWHG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3641
swis2-VHDL20_DWHG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3272
swis2-VHDL20_DWHG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:06 3140
swis2-VHDL20_DWHG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3447
swis2-VHDL20_DWHH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 2908
swis2-VHDL20_DWHH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:02 2989
swis2-VHDL20_DWHH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:07 3216
swis2-VHDL20_DWHH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3958
swis2-VHDL20_DWHH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3371
swis2-VHDL20_DWHH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3099
swis2-VHDL20_DWHH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:07 3096
swis2-VHDL20_DWHH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3385
swis2-VHDL20_DWHH_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 09:46:13 3389
swis2-VHDL20_DWLG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 3498
swis2-VHDL20_DWLG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3922
swis2-VHDL20_DWLG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:11 3895
swis2-VHDL20_DWLG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 4175
swis2-VHDL20_DWLG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3712
swis2-VHDL20_DWLG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:06 3441
swis2-VHDL20_DWLG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:17 3331
swis2-VHDL20_DWLG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3530
swis2-VHDL20_DWLH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 2598
swis2-VHDL20_DWLH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 2934
swis2-VHDL20_DWLH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:11 3148
swis2-VHDL20_DWLH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3318
swis2-VHDL20_DWLH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 2849
swis2-VHDL20_DWLH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:06 3242
swis2-VHDL20_DWLH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:17 3185
swis2-VHDL20_DWLH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3017
swis2-VHDL20_DWLI_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 2694
swis2-VHDL20_DWLI_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3098
swis2-VHDL20_DWLI_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:11 3386
swis2-VHDL20_DWLI_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3546
swis2-VHDL20_DWLI_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3102
swis2-VHDL20_DWLI_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:06 3472
swis2-VHDL20_DWLI_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:17 3563
swis2-VHDL20_DWLI_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3715
swis2-VHDL20_DWMG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:02 3968
swis2-VHDL20_DWMG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3973
swis2-VHDL20_DWMG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:01 3959
swis2-VHDL20_DWMG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 4914
swis2-VHDL20_DWMG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:07 3874
swis2-VHDL20_DWMG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3813
swis2-VHDL20_DWMG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:02 3834
swis2-VHDL20_DWMG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 4323
swis2-VHDL20_DWMO_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:02 3265
swis2-VHDL20_DWMO_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3583
swis2-VHDL20_DWMO_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:01 3573
swis2-VHDL20_DWMO_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 4510
swis2-VHDL20_DWMO_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3521
swis2-VHDL20_DWMO_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3576
swis2-VHDL20_DWMO_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:02 3636
swis2-VHDL20_DWMO_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 4100
swis2-VHDL20_DWMP_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:02 3944
swis2-VHDL20_DWMP_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 4064
swis2-VHDL20_DWMP_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:01 4015
swis2-VHDL20_DWMP_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 4301
swis2-VHDL20_DWMP_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:07 3565
swis2-VHDL20_DWMP_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3553
swis2-VHDL20_DWMP_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:02 3502
swis2-VHDL20_DWMP_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 3869
swis2-VHDL20_DWPG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 3021
swis2-VHDL20_DWPG_251800_COR-2511251800-dsw--0-ia5 25-Nov-2025 22:58:36 3374
swis2-VHDL20_DWPG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3548
swis2-VHDL20_DWPG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:11 3355
swis2-VHDL20_DWPG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3502
swis2-VHDL20_DWPG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3061
swis2-VHDL20_DWPG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:06 2971
swis2-VHDL20_DWPG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:17 2921
swis2-VHDL20_DWPG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 2728
swis2-VHDL20_DWPH_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:06 2979
swis2-VHDL20_DWPH_251800_COR-2511251800-dsw--0-ia5 25-Nov-2025 22:59:06 3186
swis2-VHDL20_DWPH_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:06 3420
swis2-VHDL20_DWPH_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:00:11 3283
swis2-VHDL20_DWPH_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:02 3506
swis2-VHDL20_DWPH_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3090
swis2-VHDL20_DWPH_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:06 3103
swis2-VHDL20_DWPH_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:00:17 3055
swis2-VHDL20_DWPH_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:06 2915
swis2-VHDL20_DWSG_251800-2511251800-dsw--0-ia5 25-Nov-2025 19:45:02 3236
swis2-VHDL20_DWSG_260200-2511260200-dsw--0-ia5 26-Nov-2025 03:45:02 3585
swis2-VHDL20_DWSG_260400-2511260400-dsw--0-ia5 26-Nov-2025 06:15:01 3552
swis2-VHDL20_DWSG_260800-2511260800-dsw--0-ia5 26-Nov-2025 09:45:06 3988
swis2-VHDL20_DWSG_261300-2511261300-dsw--0-ia5 26-Nov-2025 14:45:05 3727
swis2-VHDL20_DWSG_261800-2511261800-dsw--0-ia5 26-Nov-2025 19:45:03 3273
swis2-VHDL20_DWSG_270200-2511270200-dsw--0-ia5 27-Nov-2025 03:45:01 3550
swis2-VHDL20_DWSG_270400-2511270400-dsw--0-ia5 27-Nov-2025 06:15:02 3712
swis2-VHDL20_DWSG_270800-2511270800-dsw--0-ia5 27-Nov-2025 09:45:02 3719
swis2-VHDL20_DWSG_270800_COR-2511270800-dsw--0-ia5 27-Nov-2025 11:49:36 3835
swis2-VHDL20_DWSG_271300-2511271300-dsw--0-ia5 27-Nov-2025 14:45:07 3625
wst04-VHDL20_DWEG_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:16 231381
wst04-VHDL20_DWEG_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:16 231523
wst04-VHDL20_DWEG_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:21 231859
wst04-VHDL20_DWEG_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:22 236785
wst04-VHDL20_DWEG_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:17 234839
wst04-VHDL20_DWEG_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:12 236375
wst04-VHDL20_DWEG_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:27 236273
wst04-VHDL20_DWEG_270400_COR-2511270400-omedes-..> 27-Nov-2025 06:02:12 234875
wst04-VHDL20_DWEG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:26 233186
wst04-VHDL20_DWEH_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:16 228359
wst04-VHDL20_DWEH_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:12 228434
wst04-VHDL20_DWEH_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:27 227887
wst04-VHDL20_DWEH_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:22 232192
wst04-VHDL20_DWEH_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:17 230315
wst04-VHDL20_DWEH_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:12 232138
wst04-VHDL20_DWEH_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:21 231642
wst04-VHDL20_DWEH_270400_COR-2511270400-omedes-..> 27-Nov-2025 06:02:16 230346
wst04-VHDL20_DWEH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:22 232412
wst04-VHDL20_DWEI_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:16 319996
wst04-VHDL20_DWEI_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:16 320398
wst04-VHDL20_DWEI_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:27 320322
wst04-VHDL20_DWEI_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:26 328652
wst04-VHDL20_DWEI_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:23 327356
wst04-VHDL20_DWEI_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:16 328031
wst04-VHDL20_DWEI_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:27 328373
wst04-VHDL20_DWEI_270400_COR-2511270400-omedes-..> 27-Nov-2025 06:02:16 327292
wst04-VHDL20_DWEI_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:26 325041
wst04-VHDL20_DWHG_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:22 312837
wst04-VHDL20_DWHG_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:12 312684
wst04-VHDL20_DWHG_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:11 312890
wst04-VHDL20_DWHG_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:16 319587
wst04-VHDL20_DWHG_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:11 316944
wst04-VHDL20_DWHG_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:12 316861
wst04-VHDL20_DWHG_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:11 316636
wst04-VHDL20_DWHG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 319867
wst04-VHDL20_DWHH_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:22 303558
wst04-VHDL20_DWHH_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:12 303724
wst04-VHDL20_DWHH_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:11 303972
wst04-VHDL20_DWHH_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:22 318690
wst04-VHDL20_DWHH_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:11 317950
wst04-VHDL20_DWHH_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:12 317974
wst04-VHDL20_DWHH_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:11 317872
wst04-VHDL20_DWHH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 313714
wst04-VHDL20_DWLG_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:22 308319
wst04-VHDL20_DWLG_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:22 309640
wst04-VHDL20_DWLG_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:40 308817
wst04-VHDL20_DWLG_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:30 321987
wst04-VHDL20_DWLG_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:21 321079
wst04-VHDL20_DWLG_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:27 321607
wst04-VHDL20_DWLG_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:41 321473
wst04-VHDL20_DWLG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:32 322367
wst04-VHDL20_DWLH_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:22 310655
wst04-VHDL20_DWLH_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:26 312147
wst04-VHDL20_DWLH_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:40 311213
wst04-VHDL20_DWLH_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:30 320794
wst04-VHDL20_DWLH_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:21 320257
wst04-VHDL20_DWLH_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:21 321147
wst04-VHDL20_DWLH_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:41 320983
wst04-VHDL20_DWLH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:36 323733
wst04-VHDL20_DWLI_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:26 305127
wst04-VHDL20_DWLI_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:26 306120
wst04-VHDL20_DWLI_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:40 305669
wst04-VHDL20_DWLI_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:30 312085
wst04-VHDL20_DWLI_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:27 311379
wst04-VHDL20_DWLI_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:27 312142
wst04-VHDL20_DWLI_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:41 312142
wst04-VHDL20_DWLI_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:32 318810
wst04-VHDL20_DWMG_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:12 516121
wst04-VHDL20_DWMG_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:22 516783
wst04-VHDL20_DWMG_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:21 516780
wst04-VHDL20_DWMG_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:16 527303
wst04-VHDL20_DWMG_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:17 525075
wst04-VHDL20_DWMG_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:23 524998
wst04-VHDL20_DWMG_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:21 524965
wst04-VHDL20_DWMG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:22 523353
wst04-VHDL20_DWMO_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:12 409163
wst04-VHDL20_DWMO_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:16 411443
wst04-VHDL20_DWMO_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:21 410224
wst04-VHDL20_DWMO_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:12 423189
wst04-VHDL20_DWMO_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:17 422200
wst04-VHDL20_DWMO_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:16 422194
wst04-VHDL20_DWMO_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:17 422652
wst04-VHDL20_DWMO_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 425658
wst04-VHDL20_DWMP_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:16 542632
wst04-VHDL20_DWMP_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:22 541190
wst04-VHDL20_DWMP_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:21 542485
wst04-VHDL20_DWMP_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:16 547375
wst04-VHDL20_DWMP_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:17 545345
wst04-VHDL20_DWMP_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:23 544063
wst04-VHDL20_DWMP_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:21 544750
wst04-VHDL20_DWMP_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:16 536433
wst04-VHDL20_DWPG_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:26 312298
wst04-VHDL20_DWPG_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:22 313630
wst04-VHDL20_DWPG_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:32 313293
wst04-VHDL20_DWPG_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:30 371418
wst04-VHDL20_DWPG_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:27 326126
wst04-VHDL20_DWPG_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:27 326386
wst04-VHDL20_DWPG_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:31 326357
wst04-VHDL20_DWPG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:32 375010
wst04-VHDL20_DWPH_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:22 273226
wst04-VHDL20_DWPH_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:22 229625
wst04-VHDL20_DWPH_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:00:32 228660
wst04-VHDL20_DWPH_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:26 278796
wst04-VHDL20_DWPH_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:27 279225
wst04-VHDL20_DWPH_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:21 234882
wst04-VHDL20_DWPH_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:00:31 234852
wst04-VHDL20_DWPH_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:26 276701
wst04-VHDL20_DWSG_251800-2511251800-omedes--0.pdf 25-Nov-2025 19:45:12 326918
wst04-VHDL20_DWSG_260200-2511260200-omedes--0.pdf 26-Nov-2025 03:45:12 327358
wst04-VHDL20_DWSG_260400-2511260400-omedes--0.pdf 26-Nov-2025 06:15:11 327418
wst04-VHDL20_DWSG_260800-2511260800-omedes--0.pdf 26-Nov-2025 09:45:12 338431
wst04-VHDL20_DWSG_261300-2511261300-omedes--0.pdf 26-Nov-2025 14:45:11 338159
wst04-VHDL20_DWSG_261800-2511261800-omedes--0.pdf 26-Nov-2025 19:45:11 337676
wst04-VHDL20_DWSG_270200-2511270200-omedes--0.pdf 27-Nov-2025 03:45:16 337457
wst04-VHDL20_DWSG_270400-2511270400-omedes--0.pdf 27-Nov-2025 06:15:11 337666
wst04-VHDL20_DWSG_270800-2511270800-omedes--0.pdf 27-Nov-2025 09:45:12 345698
wst04-VHDL20_DWSG_270800_COR-2511270800-omedes-..> 27-Nov-2025 11:49:48 345637
wst04-VHDL20_DWSG_271300-2511271300-omedes--0.pdf 27-Nov-2025 14:45:14 345831