Index of /weather/text_forecasts/txt/
../
FPDL13_DWMZ_170600 17-Nov-2025 14:29:55 3387
FPDL13_DWMZ_180600 18-Nov-2025 15:10:33 6195
SXDL31_DWAV_171800 17-Nov-2025 17:12:43 13055
SXDL31_DWAV_180800 18-Nov-2025 10:02:54 12266
SXDL31_DWAV_181800 18-Nov-2025 17:48:05 5412
SXDL31_DWAV_190800 19-Nov-2025 09:18:39 10784
SXDL31_DWAV_LATEST 19-Nov-2025 09:18:39 10784
SXDL33_DWAV_180000 18-Nov-2025 11:18:08 15773
SXDL33_DWAV_190000 19-Nov-2025 10:33:08 16359
SXDL33_DWAV_LATEST 19-Nov-2025 10:33:08 16359
ber01-FWDL39_DWMS_181230-2511181230-dsw--0-ia5 18-Nov-2025 12:27:47 1827
ber01-FWDL39_DWMS_191230-2511191230-dsw--0-ia5 19-Nov-2025 12:35:34 2043
ber01-VHDL13_DWEH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:28:17 3034
ber01-VHDL13_DWEH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:28:12 3093
ber01-VHDL13_DWEH_180400-2511180400-dsw--0-ia5 18-Nov-2025 05:58:17 3271
ber01-VHDL13_DWEH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:28:11 3271
ber01-VHDL13_DWEH_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 16:56:16 3631
ber01-VHDL13_DWEH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:28:12 3379
ber01-VHDL13_DWEH_181800_COR-2511181800-dsw--0-ia5 18-Nov-2025 20:36:59 3383
ber01-VHDL13_DWEH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:28:11 3015
ber01-VHDL13_DWEH_190400-2511190400-dsw--0-ia5 19-Nov-2025 05:58:17 3048
ber01-VHDL13_DWEH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:28:17 3260
ber01-VHDL13_DWHG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:08 3576
ber01-VHDL13_DWHG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:07 3704
ber01-VHDL13_DWHG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:08 3777
ber01-VHDL13_DWHG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:09 4048
ber01-VHDL13_DWHG_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 09:42:17 4072
ber01-VHDL13_DWHG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:06 4090
ber01-VHDL13_DWHG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:06 3840
ber01-VHDL13_DWHG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:07 3840
ber01-VHDL13_DWHG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:08 3961
ber01-VHDL13_DWHH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:08 3373
ber01-VHDL13_DWHH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:07 3433
ber01-VHDL13_DWHH_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:08 3463
ber01-VHDL13_DWHH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:09 3500
ber01-VHDL13_DWHH_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 09:42:37 3461
ber01-VHDL13_DWHH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:06 3364
ber01-VHDL13_DWHH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:06 3201
ber01-VHDL13_DWHH_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:07 3217
ber01-VHDL13_DWHH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:08 3224
ber01-VHDL13_DWLG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:08 2847
ber01-VHDL13_DWLG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:01 2911
ber01-VHDL13_DWLG_180400-2511180400-dsw--0-ia5 18-Nov-2025 05:59:56 2871
ber01-VHDL13_DWLG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:01 2820
ber01-VHDL13_DWLG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:06 2250
ber01-VHDL13_DWLG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:06 3237
ber01-VHDL13_DWLG_190400-2511190400-dsw--0-ia5 19-Nov-2025 05:59:56 3314
ber01-VHDL13_DWLG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:03 3311
ber01-VHDL13_DWLH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:08 2621
ber01-VHDL13_DWLH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:01 3320
ber01-VHDL13_DWLH_180400-2511180400-dsw--0-ia5 18-Nov-2025 05:59:56 2916
ber01-VHDL13_DWLH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:01 3262
ber01-VHDL13_DWLH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:06 2687
ber01-VHDL13_DWLH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:06 2785
ber01-VHDL13_DWLH_190400-2511190400-dsw--0-ia5 19-Nov-2025 05:59:56 2696
ber01-VHDL13_DWLH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:03 2696
ber01-VHDL13_DWLI_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:08 2583
ber01-VHDL13_DWLI_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:01 2879
ber01-VHDL13_DWLI_180400-2511180400-dsw--0-ia5 18-Nov-2025 05:59:56 2699
ber01-VHDL13_DWLI_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:01 2875
ber01-VHDL13_DWLI_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:06 2368
ber01-VHDL13_DWLI_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:06 3146
ber01-VHDL13_DWLI_190400-2511190400-dsw--0-ia5 19-Nov-2025 05:59:56 3002
ber01-VHDL13_DWLI_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:03 2999
ber01-VHDL13_DWMG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:02 2934
ber01-VHDL13_DWMG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:03 3206
ber01-VHDL13_DWMG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 3206
ber01-VHDL13_DWMG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:09 3212
ber01-VHDL13_DWMG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:01 3011
ber01-VHDL13_DWMG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:02 3497
ber01-VHDL13_DWMG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 3497
ber01-VHDL13_DWMG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:08 3676
ber01-VHDL13_DWMO_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:02 2727
ber01-VHDL13_DWMO_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:03 3112
ber01-VHDL13_DWMO_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 3112
ber01-VHDL13_DWMO_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:09 3070
ber01-VHDL13_DWMO_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:01 3028
ber01-VHDL13_DWMO_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:02 3441
ber01-VHDL13_DWMO_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 3441
ber01-VHDL13_DWMO_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:08 3441
ber01-VHDL13_DWMP_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:02 2557
ber01-VHDL13_DWMP_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:03 2763
ber01-VHDL13_DWMP_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 2763
ber01-VHDL13_DWMP_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:09 2225
ber01-VHDL13_DWMP_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:01 2267
ber01-VHDL13_DWMP_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:02 3042
ber01-VHDL13_DWMP_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 3042
ber01-VHDL13_DWMP_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:08 3042
ber01-VHDL13_DWOG_171700-2511171700-dsw--0-ia5 17-Nov-2025 19:00:02 4815
ber01-VHDL13_DWOG_180300-2511180300-dsw--0-ia5 18-Nov-2025 04:00:02 4742
ber01-VHDL13_DWOG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:03 5081
ber01-VHDL13_DWOG_181700-2511181700-dsw--0-ia5 18-Nov-2025 19:00:01 4639
ber01-VHDL13_DWOG_190300-2511190300-dsw--0-ia5 19-Nov-2025 04:00:02 5747
ber01-VHDL13_DWOG_190800-2511190800-dsw--0-ia5 19-Nov-2025 10:15:00 5899
ber01-VHDL13_DWOH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:28:11 2827
ber01-VHDL13_DWOH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:28:16 3105
ber01-VHDL13_DWOH_180400-2511180400-dsw--0-ia5 18-Nov-2025 05:58:17 3114
ber01-VHDL13_DWOH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:28:11 3114
ber01-VHDL13_DWOH_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 16:56:16 3255
ber01-VHDL13_DWOH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:28:16 2991
ber01-VHDL13_DWOH_181800_COR-2511181800-dsw--0-ia5 18-Nov-2025 20:36:59 3179
ber01-VHDL13_DWOH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:28:11 2989
ber01-VHDL13_DWOH_190400-2511190400-dsw--0-ia5 19-Nov-2025 05:58:11 3000
ber01-VHDL13_DWOH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:28:17 3211
ber01-VHDL13_DWOI_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:28:17 2594
ber01-VHDL13_DWOI_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:28:12 2940
ber01-VHDL13_DWOI_180400-2511180400-dsw--0-ia5 18-Nov-2025 05:58:17 3030
ber01-VHDL13_DWOI_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:28:18 3036
ber01-VHDL13_DWOI_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 16:56:11 2907
ber01-VHDL13_DWOI_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:28:12 2868
ber01-VHDL13_DWOI_181800_COR-2511181800-dsw--0-ia5 18-Nov-2025 20:36:59 3050
ber01-VHDL13_DWOI_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:28:11 2917
ber01-VHDL13_DWOI_190400-2511190400-dsw--0-ia5 19-Nov-2025 05:58:17 2896
ber01-VHDL13_DWOI_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:28:11 3274
ber01-VHDL13_DWON_171539-2511171539-dsw--0-ia5 17-Nov-2025 15:39:12 3778
ber01-VHDL13_DWON_171552-2511171552-dsw--0-ia5 17-Nov-2025 15:52:01 3765
ber01-VHDL13_DWON_171736-2511171736-dsw--0-ia5 17-Nov-2025 17:36:12 3880
ber01-VHDL13_DWON_180044-2511180044-dsw--0-ia5 18-Nov-2025 00:44:22 3868
ber01-VHDL13_DWON_180629-2511180629-dsw--0-ia5 18-Nov-2025 06:29:16 4232
ber01-VHDL13_DWON_180637-2511180637-dsw--0-ia5 18-Nov-2025 06:37:07 4352
ber01-VHDL13_DWON_180900-2511180900-dsw--0-ia5 18-Nov-2025 09:00:12 4352
ber01-VHDL13_DWON_180927-2511180927-dsw--0-ia5 18-Nov-2025 09:27:21 4352
ber01-VHDL13_DWON_181136-2511181136-dsw--0-ia5 18-Nov-2025 11:36:16 4352
ber01-VHDL13_DWON_181542-2511181542-dsw--0-ia5 18-Nov-2025 15:42:46 4607
ber01-VHDL13_DWON_181755-2511181755-dsw--0-ia5 18-Nov-2025 17:55:56 3952
ber01-VHDL13_DWON_182233-2511182233-dsw--0-ia5 18-Nov-2025 22:33:11 3920
ber01-VHDL13_DWON_190000-2511190000-dsw--0-ia5 19-Nov-2025 00:00:37 4582
ber01-VHDL13_DWON_190122-2511190122-dsw--0-ia5 19-Nov-2025 01:22:37 4582
ber01-VHDL13_DWON_190629-2511190629-dsw--0-ia5 19-Nov-2025 06:29:52 4725
ber01-VHDL13_DWON_190718-2511190718-dsw--0-ia5 19-Nov-2025 07:18:26 4722
ber01-VHDL13_DWON_190728-2511190728-dsw--0-ia5 19-Nov-2025 07:28:41 4834
ber01-VHDL13_DWON_190824-2511190824-dsw--0-ia5 19-Nov-2025 08:24:41 5038
ber01-VHDL13_DWON_191201-2511191201-dsw--0-ia5 19-Nov-2025 12:01:52 5043
ber01-VHDL13_DWPG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:02 2270
ber01-VHDL13_DWPG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:03 2149
ber01-VHDL13_DWPG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 2216
ber01-VHDL13_DWPG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:03 2284
ber01-VHDL13_DWPG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:01 1984
ber01-VHDL13_DWPG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:02 2491
ber01-VHDL13_DWPG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 2492
ber01-VHDL13_DWPG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:03 2389
ber01-VHDL13_DWPH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:02 3115
ber01-VHDL13_DWPH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:03 2850
ber01-VHDL13_DWPH_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 2719
ber01-VHDL13_DWPH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:03 2866
ber01-VHDL13_DWPH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:01 2487
ber01-VHDL13_DWPH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:02 3114
ber01-VHDL13_DWPH_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 3114
ber01-VHDL13_DWPH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:03 2691
ber01-VHDL13_DWSG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:30:02 2554
ber01-VHDL13_DWSG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:30:01 2926
ber01-VHDL13_DWSG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:06 3666
ber01-VHDL13_DWSG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:30:01 3715
ber01-VHDL13_DWSG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:30:06 3856
ber01-VHDL13_DWSG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:30:00 3927
ber01-VHDL13_DWSG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:07 3988
ber01-VHDL13_DWSG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:30:01 3978
ber01-VHDL17_DWOG_181200-2511181200-dsw--0-ia5 18-Nov-2025 12:46:32 4116
ber01-VHDL17_DWOG_191200-2511191200-dsw--0-ia5 19-Nov-2025 11:11:11 3614
swis2-VHDL20_DWEG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:06 3401
swis2-VHDL20_DWEG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3629
swis2-VHDL20_DWEG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:06 3693
swis2-VHDL20_DWEG_180800-2511180800-dsw--0-ia5 18-Nov-2025 11:06:15 4216
swis2-VHDL20_DWEG_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 16:56:07 3434
swis2-VHDL20_DWEG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3576
swis2-VHDL20_DWEG_181800_COR-2511181800-dsw--0-ia5 18-Nov-2025 20:36:41 3364
swis2-VHDL20_DWEG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:08 3606
swis2-VHDL20_DWEG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:02 3710
swis2-VHDL20_DWEG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:07 4241
swis2-VHDL20_DWEH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:06 3565
swis2-VHDL20_DWEH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3597
swis2-VHDL20_DWEH_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:06 3862
swis2-VHDL20_DWEH_180400_COR-2511180400-dsw--0-ia5 18-Nov-2025 04:59:21 3811
swis2-VHDL20_DWEH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:06 4118
swis2-VHDL20_DWEH_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 16:56:07 3809
swis2-VHDL20_DWEH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3993
swis2-VHDL20_DWEH_181800_COR-2511181800-dsw--0-ia5 18-Nov-2025 20:36:41 3584
swis2-VHDL20_DWEH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:08 3595
swis2-VHDL20_DWEH_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:02 3643
swis2-VHDL20_DWEH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:07 4265
swis2-VHDL20_DWEI_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:06 3131
swis2-VHDL20_DWEI_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3417
swis2-VHDL20_DWEI_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:06 3666
swis2-VHDL20_DWEI_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 3774
swis2-VHDL20_DWEI_180800_COR-2511180800-dsw--0-ia5 18-Nov-2025 16:56:07 3086
swis2-VHDL20_DWEI_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3504
swis2-VHDL20_DWEI_181800_COR-2511181800-dsw--0-ia5 18-Nov-2025 20:36:41 3235
swis2-VHDL20_DWEI_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:08 3578
swis2-VHDL20_DWEI_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:02 3603
swis2-VHDL20_DWEI_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:07 4350
swis2-VHDL20_DWHG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:06 3759
swis2-VHDL20_DWHG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:01 3890
swis2-VHDL20_DWHG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:08 3960
swis2-VHDL20_DWHG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:06 4780
swis2-VHDL20_DWHG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 4273
swis2-VHDL20_DWHG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:08 4026
swis2-VHDL20_DWHG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:07 4023
swis2-VHDL20_DWHG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 4596
swis2-VHDL20_DWHH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:06 3559
swis2-VHDL20_DWHH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:01 3619
swis2-VHDL20_DWHH_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:08 3649
swis2-VHDL20_DWHH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:06 4119
swis2-VHDL20_DWHH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3550
swis2-VHDL20_DWHH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:08 3387
swis2-VHDL20_DWHH_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:07 3403
swis2-VHDL20_DWHH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 3849
swis2-VHDL20_DWLG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3345
swis2-VHDL20_DWLG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3412
swis2-VHDL20_DWLG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:22 3269
swis2-VHDL20_DWLG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 3494
swis2-VHDL20_DWLG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 2648
swis2-VHDL20_DWLG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:03 3638
swis2-VHDL20_DWLG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:27 3808
swis2-VHDL20_DWLG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 4001
swis2-VHDL20_DWLH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3125
swis2-VHDL20_DWLH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3827
swis2-VHDL20_DWLH_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:22 3551
swis2-VHDL20_DWLH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 4139
swis2-VHDL20_DWLH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3263
swis2-VHDL20_DWLH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:03 3336
swis2-VHDL20_DWLH_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:27 3211
swis2-VHDL20_DWLH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 3404
swis2-VHDL20_DWLI_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3081
swis2-VHDL20_DWLI_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3380
swis2-VHDL20_DWLI_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:22 3099
swis2-VHDL20_DWLI_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 3553
swis2-VHDL20_DWLI_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 2771
swis2-VHDL20_DWLI_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:03 3552
swis2-VHDL20_DWLI_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:27 3486
swis2-VHDL20_DWLI_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 3674
swis2-VHDL20_DWMG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3432
swis2-VHDL20_DWMG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:01 3715
swis2-VHDL20_DWMG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:02 3729
swis2-VHDL20_DWMG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 4018
swis2-VHDL20_DWMG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3619
swis2-VHDL20_DWMG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:03 4080
swis2-VHDL20_DWMG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:02 3920
swis2-VHDL20_DWMG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:07 4541
swis2-VHDL20_DWMO_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3155
swis2-VHDL20_DWMO_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:01 3540
swis2-VHDL20_DWMO_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:02 3629
swis2-VHDL20_DWMO_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 3910
swis2-VHDL20_DWMO_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 3497
swis2-VHDL20_DWMO_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:03 4032
swis2-VHDL20_DWMO_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:02 3928
swis2-VHDL20_DWMO_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:07 4241
swis2-VHDL20_DWMP_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3056
swis2-VHDL20_DWMP_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:01 3264
swis2-VHDL20_DWMP_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:02 3154
swis2-VHDL20_DWMP_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 2823
swis2-VHDL20_DWMP_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 2709
swis2-VHDL20_DWMP_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:03 3437
swis2-VHDL20_DWMP_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:02 3468
swis2-VHDL20_DWMP_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:07 3787
swis2-VHDL20_DWPG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 2872
swis2-VHDL20_DWPG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:03 2542
swis2-VHDL20_DWPG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 2621
swis2-VHDL20_DWPG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 2825
swis2-VHDL20_DWPG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 2525
swis2-VHDL20_DWPG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:01 2919
swis2-VHDL20_DWPG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 2973
swis2-VHDL20_DWPG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 3034
swis2-VHDL20_DWPH_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 3721
swis2-VHDL20_DWPH_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:03 3241
swis2-VHDL20_DWPH_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:00:02 3131
swis2-VHDL20_DWPH_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 3371
swis2-VHDL20_DWPH_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 2992
swis2-VHDL20_DWPH_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:01 3445
swis2-VHDL20_DWPH_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:00:02 3600
swis2-VHDL20_DWPH_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 3353
swis2-VHDL20_DWSG_171300-2511171300-dsw--0-ia5 17-Nov-2025 14:45:08 3784
swis2-VHDL20_DWSG_171800-2511171800-dsw--0-ia5 17-Nov-2025 19:45:02 2945
swis2-VHDL20_DWSG_180200-2511180200-dsw--0-ia5 18-Nov-2025 03:45:07 3192
swis2-VHDL20_DWSG_180400-2511180400-dsw--0-ia5 18-Nov-2025 06:15:06 4160
swis2-VHDL20_DWSG_180800-2511180800-dsw--0-ia5 18-Nov-2025 09:45:02 4387
swis2-VHDL20_DWSG_181300-2511181300-dsw--0-ia5 18-Nov-2025 14:45:08 3937
swis2-VHDL20_DWSG_181800-2511181800-dsw--0-ia5 18-Nov-2025 19:45:03 4390
swis2-VHDL20_DWSG_190200-2511190200-dsw--0-ia5 19-Nov-2025 03:45:08 4451
swis2-VHDL20_DWSG_190400-2511190400-dsw--0-ia5 19-Nov-2025 06:15:00 4381
swis2-VHDL20_DWSG_190800-2511190800-dsw--0-ia5 19-Nov-2025 09:45:03 4616
wst04-VHDL20_DWEG_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:16 229325
wst04-VHDL20_DWEG_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:17 230343
wst04-VHDL20_DWEG_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:27 230525
wst04-VHDL20_DWEG_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:22 231585
wst04-VHDL20_DWEG_180800_COR-2511180800-omedes-..> 18-Nov-2025 16:56:11 230304
wst04-VHDL20_DWEG_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:17 231035
wst04-VHDL20_DWEG_181800_COR-2511181800-omedes-..> 18-Nov-2025 20:36:59 230149
wst04-VHDL20_DWEG_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:16 231982
wst04-VHDL20_DWEG_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:20 230903
wst04-VHDL20_DWEG_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:21 233852
wst04-VHDL20_DWEH_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:16 234606
wst04-VHDL20_DWEH_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:21 235795
wst04-VHDL20_DWEH_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:21 235504
wst04-VHDL20_DWEH_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:16 234984
wst04-VHDL20_DWEH_180800_COR-2511180800-omedes-..> 18-Nov-2025 16:56:16 234080
wst04-VHDL20_DWEH_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:17 235053
wst04-VHDL20_DWEH_181800_COR-2511181800-omedes-..> 18-Nov-2025 20:36:59 233541
wst04-VHDL20_DWEH_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:10 235162
wst04-VHDL20_DWEH_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:20 234630
wst04-VHDL20_DWEH_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:27 232797
wst04-VHDL20_DWEI_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:20 319553
wst04-VHDL20_DWEI_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:21 320660
wst04-VHDL20_DWEI_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:27 320838
wst04-VHDL20_DWEI_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:28 319730
wst04-VHDL20_DWEI_180800_COR-2511180800-omedes-..> 18-Nov-2025 16:56:16 318311
wst04-VHDL20_DWEI_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:21 318693
wst04-VHDL20_DWEI_181800_COR-2511181800-omedes-..> 18-Nov-2025 20:36:59 317777
wst04-VHDL20_DWEI_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:16 319206
wst04-VHDL20_DWEI_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:26 319036
wst04-VHDL20_DWEI_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:31 326388
wst04-VHDL20_DWHG_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:16 351481
wst04-VHDL20_DWHG_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:13 351656
wst04-VHDL20_DWHG_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:00:12 351667
wst04-VHDL20_DWHG_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:16 352765
wst04-VHDL20_DWHG_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:17 350207
wst04-VHDL20_DWHG_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:12 350225
wst04-VHDL20_DWHG_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:00:11 350196
wst04-VHDL20_DWHG_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:17 352635
wst04-VHDL20_DWHH_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:16 338462
wst04-VHDL20_DWHH_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:13 338551
wst04-VHDL20_DWHH_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:00:12 338505
wst04-VHDL20_DWHH_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:16 335099
wst04-VHDL20_DWHH_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:11 333672
wst04-VHDL20_DWHH_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:12 333839
wst04-VHDL20_DWHH_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:00:11 333933
wst04-VHDL20_DWHH_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:23 337937
wst04-VHDL20_DWLG_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:40:31 314810
wst04-VHDL20_DWLG_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:40:33 314289
wst04-VHDL20_DWLG_180400-2511180400-omedes--0.pdf 18-Nov-2025 05:59:41 314390
wst04-VHDL20_DWLG_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:40:45 310142
wst04-VHDL20_DWLG_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:40:31 309558
wst04-VHDL20_DWLG_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:40:33 311283
wst04-VHDL20_DWLG_190400-2511190400-omedes--0.pdf 19-Nov-2025 05:59:41 311813
wst04-VHDL20_DWLG_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:40:33 311567
wst04-VHDL20_DWLH_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:40:21 321187
wst04-VHDL20_DWLH_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:40:28 322359
wst04-VHDL20_DWLH_180400-2511180400-omedes--0.pdf 18-Nov-2025 05:59:41 321992
wst04-VHDL20_DWLH_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:40:28 318047
wst04-VHDL20_DWLH_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:40:21 317060
wst04-VHDL20_DWLH_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:40:22 318011
wst04-VHDL20_DWLH_190400-2511190400-omedes--0.pdf 19-Nov-2025 05:59:41 317769
wst04-VHDL20_DWLH_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:40:21 312359
wst04-VHDL20_DWLI_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:40:41 308602
wst04-VHDL20_DWLI_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:40:41 308776
wst04-VHDL20_DWLI_180400-2511180400-omedes--0.pdf 18-Nov-2025 05:59:41 308698
wst04-VHDL20_DWLI_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:40:45 312727
wst04-VHDL20_DWLI_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:40:41 311921
wst04-VHDL20_DWLI_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:40:41 313857
wst04-VHDL20_DWLI_190400-2511190400-omedes--0.pdf 19-Nov-2025 05:59:41 313983
wst04-VHDL20_DWLI_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:40:41 307933
wst04-VHDL20_DWMG_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:22 521692
wst04-VHDL20_DWMG_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:23 521335
wst04-VHDL20_DWMG_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:21 521187
wst04-VHDL20_DWMG_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:26 515988
wst04-VHDL20_DWMG_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:21 515232
wst04-VHDL20_DWMG_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:16 516451
wst04-VHDL20_DWMG_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:22 516225
wst04-VHDL20_DWMG_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:21 533382
wst04-VHDL20_DWMO_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:22 419363
wst04-VHDL20_DWMO_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:17 419453
wst04-VHDL20_DWMO_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:21 420340
wst04-VHDL20_DWMO_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:20 421506
wst04-VHDL20_DWMO_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:17 420347
wst04-VHDL20_DWMO_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:22 421458
wst04-VHDL20_DWMO_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:16 421874
wst04-VHDL20_DWMO_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:17 437885
wst04-VHDL20_DWMP_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:22 546986
wst04-VHDL20_DWMP_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:23 545550
wst04-VHDL20_DWMP_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:21 546991
wst04-VHDL20_DWMP_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:32 528896
wst04-VHDL20_DWMP_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:21 529192
wst04-VHDL20_DWMP_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:22 529866
wst04-VHDL20_DWMP_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:22 531021
wst04-VHDL20_DWMP_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:21 543080
wst04-VHDL20_DWPG_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:12 324102
wst04-VHDL20_DWPG_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:13 324223
wst04-VHDL20_DWPG_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:00:12 323513
wst04-VHDL20_DWPG_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:16 363845
wst04-VHDL20_DWPG_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:11 319021
wst04-VHDL20_DWPG_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:22 320522
wst04-VHDL20_DWPG_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:00:11 320460
wst04-VHDL20_DWPG_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:13 369909
wst04-VHDL20_DWPH_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:12 275808
wst04-VHDL20_DWPH_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:13 229918
wst04-VHDL20_DWPH_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:00:12 229652
wst04-VHDL20_DWPH_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:12 277638
wst04-VHDL20_DWPH_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:11 277319
wst04-VHDL20_DWPH_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:22 233170
wst04-VHDL20_DWPH_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:00:11 233293
wst04-VHDL20_DWPH_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:13 273899
wst04-VHDL20_DWSG_171300-2511171300-omedes--0.pdf 17-Nov-2025 14:45:12 331233
wst04-VHDL20_DWSG_171800-2511171800-omedes--0.pdf 17-Nov-2025 19:45:12 329534
wst04-VHDL20_DWSG_180200-2511180200-omedes--0.pdf 18-Nov-2025 03:45:17 329879
wst04-VHDL20_DWSG_180400-2511180400-omedes--0.pdf 18-Nov-2025 06:15:17 330979
wst04-VHDL20_DWSG_180800-2511180800-omedes--0.pdf 18-Nov-2025 09:45:12 321333
wst04-VHDL20_DWSG_181300-2511181300-omedes--0.pdf 18-Nov-2025 14:45:18 321162
wst04-VHDL20_DWSG_181800-2511181800-omedes--0.pdf 18-Nov-2025 19:45:11 320903
wst04-VHDL20_DWSG_190200-2511190200-omedes--0.pdf 19-Nov-2025 03:45:16 321657
wst04-VHDL20_DWSG_190400-2511190400-omedes--0.pdf 19-Nov-2025 06:15:16 322134
wst04-VHDL20_DWSG_190800-2511190800-omedes--0.pdf 19-Nov-2025 09:45:11 334803