Index of /weather/text_forecasts/txt/
../
FPDL13_DWMZ_270600 27-May-2024 15:13 5898
FPDL13_DWMZ_280600 28-May-2024 08:07 2933
SXDL31_DWAV_271800 27-May-2024 17:00 8213
SXDL31_DWAV_280800 28-May-2024 07:30 6615
SXDL31_DWAV_281800 28-May-2024 16:08 4256
SXDL31_DWAV_290800 29-May-2024 07:54 9943
SXDL31_DWAV_LATEST 29-May-2024 07:54 9943
SXDL33_DWAV_280000 28-May-2024 10:30 7887
SXDL33_DWAV_290000 29-May-2024 10:15 8919
SXDL33_DWAV_LATEST 29-May-2024 10:15 8919
ber01-FWDL39_DWMS_271230-2405271230-dsw--0-ia5 27-May-2024 12:23 1776
ber01-FWDL39_DWMS_281230-2405281230-dsw--0-ia5 28-May-2024 12:14 2004
ber01-VHDL13_DWEH_271300-2405271300-dsw--0-ia5 27-May-2024 12:28 2907
ber01-VHDL13_DWEH_271500-2405271500-dsw--0-ia5 27-May-2024 15:28 2933
ber01-VHDL13_DWEH_271800-2405271800-dsw--0-ia5 27-May-2024 18:28 2933
ber01-VHDL13_DWEH_271800_COR-2405271800-dsw--0-ia5 27-May-2024 18:37 2998
ber01-VHDL13_DWEH_280200-2405280200-dsw--0-ia5 28-May-2024 02:28 2550
ber01-VHDL13_DWEH_280400-2405280400-dsw--0-ia5 28-May-2024 04:58 2581
ber01-VHDL13_DWEH_280800-2405280800-dsw--0-ia5 28-May-2024 08:28 2665
ber01-VHDL13_DWEH_281300-2405281300-dsw--0-ia5 28-May-2024 12:28 2862
ber01-VHDL13_DWEH_281500-2405281500-dsw--0-ia5 28-May-2024 15:28 2914
ber01-VHDL13_DWEH_281800-2405281800-dsw--0-ia5 28-May-2024 18:28 2768
ber01-VHDL13_DWEH_290200-2405290200-dsw--0-ia5 29-May-2024 02:28 2617
ber01-VHDL13_DWEH_290400-2405290400-dsw--0-ia5 29-May-2024 04:58 2541
ber01-VHDL13_DWEH_290800-2405290800-dsw--0-ia5 29-May-2024 08:28 2889
ber01-VHDL13_DWHG_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3505
ber01-VHDL13_DWHG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3124
ber01-VHDL13_DWHG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 3466
ber01-VHDL13_DWHG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3328
ber01-VHDL13_DWHG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 3394
ber01-VHDL13_DWHG_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 3333
ber01-VHDL13_DWHG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2737
ber01-VHDL13_DWHG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2771
ber01-VHDL13_DWHG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2770
ber01-VHDL13_DWHG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2816
ber01-VHDL13_DWHH_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3277
ber01-VHDL13_DWHH_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3136
ber01-VHDL13_DWHH_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 3757
ber01-VHDL13_DWHH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3664
ber01-VHDL13_DWHH_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 3355
ber01-VHDL13_DWHH_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 3254
ber01-VHDL13_DWHH_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2694
ber01-VHDL13_DWHH_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2818
ber01-VHDL13_DWHH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2815
ber01-VHDL13_DWHH_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2828
ber01-VHDL13_DWLG_271133-2405271133-dsw--0-ia5 27-May-2024 11:33 2432
ber01-VHDL13_DWLG_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 2361
ber01-VHDL13_DWLG_271333-2405271333-dsw--0-ia5 27-May-2024 13:33 2363
ber01-VHDL13_DWLG_271433-2405271433-dsw--0-ia5 27-May-2024 14:33 2363
ber01-VHDL13_DWLG_271533-2405271533-dsw--0-ia5 27-May-2024 15:33 2363
ber01-VHDL13_DWLG_271633-2405271633-dsw--0-ia5 27-May-2024 16:33 2363
ber01-VHDL13_DWLG_271733-2405271733-dsw--0-ia5 27-May-2024 17:33 2044
ber01-VHDL13_DWLG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2038
ber01-VHDL13_DWLG_271933-2405271933-dsw--0-ia5 27-May-2024 19:33 2044
ber01-VHDL13_DWLG_272033-2405272033-dsw--0-ia5 27-May-2024 20:33 2044
ber01-VHDL13_DWLG_280033-2405280033-dsw--0-ia5 28-May-2024 00:33 2137
ber01-VHDL13_DWLG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2370
ber01-VHDL13_DWLG_280400-2405280400-dsw--0-ia5 28-May-2024 04:59 2309
ber01-VHDL13_DWLG_280533-2405280533-dsw--0-ia5 28-May-2024 05:33 2315
ber01-VHDL13_DWLG_280633-2405280633-dsw--0-ia5 28-May-2024 06:33 2315
ber01-VHDL13_DWLG_280733-2405280733-dsw--0-ia5 28-May-2024 07:33 2392
ber01-VHDL13_DWLG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2383
ber01-VHDL13_DWLG_280933-2405280933-dsw--0-ia5 28-May-2024 09:33 2392
ber01-VHDL13_DWLG_281033-2405281033-dsw--0-ia5 28-May-2024 10:33 2236
ber01-VHDL13_DWLG_281133-2405281133-dsw--0-ia5 28-May-2024 11:33 2236
ber01-VHDL13_DWLG_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2321
ber01-VHDL13_DWLG_281333-2405281333-dsw--0-ia5 28-May-2024 13:33 1982
ber01-VHDL13_DWLG_281433-2405281433-dsw--0-ia5 28-May-2024 14:33 1982
ber01-VHDL13_DWLG_281533-2405281533-dsw--0-ia5 28-May-2024 15:33 1982
ber01-VHDL13_DWLG_281633-2405281633-dsw--0-ia5 28-May-2024 16:33 1982
ber01-VHDL13_DWLG_281733-2405281733-dsw--0-ia5 28-May-2024 17:33 1982
ber01-VHDL13_DWLG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 1934
ber01-VHDL13_DWLG_281933-2405281933-dsw--0-ia5 28-May-2024 19:33 1860
ber01-VHDL13_DWLG_282033-2405282033-dsw--0-ia5 28-May-2024 20:33 1860
ber01-VHDL13_DWLG_290033-2405290033-dsw--0-ia5 29-May-2024 00:33 2081
ber01-VHDL13_DWLG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2203
ber01-VHDL13_DWLG_290400-2405290400-dsw--0-ia5 29-May-2024 04:59 2151
ber01-VHDL13_DWLG_290533-2405290533-dsw--0-ia5 29-May-2024 05:33 2157
ber01-VHDL13_DWLG_290633-2405290633-dsw--0-ia5 29-May-2024 06:33 2157
ber01-VHDL13_DWLG_290733-2405290733-dsw--0-ia5 29-May-2024 07:33 2157
ber01-VHDL13_DWLG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2352
ber01-VHDL13_DWLG_290933-2405290933-dsw--0-ia5 29-May-2024 09:33 2361
ber01-VHDL13_DWLG_291033-2405291033-dsw--0-ia5 29-May-2024 10:33 2361
ber01-VHDL13_DWLH_271133-2405271133-dsw--0-ia5 27-May-2024 11:33 2456
ber01-VHDL13_DWLH_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 2382
ber01-VHDL13_DWLH_271333-2405271333-dsw--0-ia5 27-May-2024 13:33 2354
ber01-VHDL13_DWLH_271433-2405271433-dsw--0-ia5 27-May-2024 14:33 2354
ber01-VHDL13_DWLH_271533-2405271533-dsw--0-ia5 27-May-2024 15:33 2354
ber01-VHDL13_DWLH_271633-2405271633-dsw--0-ia5 27-May-2024 16:33 2354
ber01-VHDL13_DWLH_271733-2405271733-dsw--0-ia5 27-May-2024 17:33 1879
ber01-VHDL13_DWLH_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 1870
ber01-VHDL13_DWLH_271933-2405271933-dsw--0-ia5 27-May-2024 19:33 1879
ber01-VHDL13_DWLH_272033-2405272033-dsw--0-ia5 27-May-2024 20:33 1879
ber01-VHDL13_DWLH_280033-2405280033-dsw--0-ia5 28-May-2024 00:33 2040
ber01-VHDL13_DWLH_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 1979
ber01-VHDL13_DWLH_280400-2405280400-dsw--0-ia5 28-May-2024 04:59 2222
ber01-VHDL13_DWLH_280533-2405280533-dsw--0-ia5 28-May-2024 05:33 2231
ber01-VHDL13_DWLH_280633-2405280633-dsw--0-ia5 28-May-2024 06:33 2231
ber01-VHDL13_DWLH_280733-2405280733-dsw--0-ia5 28-May-2024 07:33 2221
ber01-VHDL13_DWLH_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2212
ber01-VHDL13_DWLH_280933-2405280933-dsw--0-ia5 28-May-2024 09:33 2221
ber01-VHDL13_DWLH_281033-2405281033-dsw--0-ia5 28-May-2024 10:33 2089
ber01-VHDL13_DWLH_281133-2405281133-dsw--0-ia5 28-May-2024 11:33 2089
ber01-VHDL13_DWLH_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2116
ber01-VHDL13_DWLH_281333-2405281333-dsw--0-ia5 28-May-2024 13:33 1951
ber01-VHDL13_DWLH_281433-2405281433-dsw--0-ia5 28-May-2024 14:33 1951
ber01-VHDL13_DWLH_281533-2405281533-dsw--0-ia5 28-May-2024 15:33 1951
ber01-VHDL13_DWLH_281633-2405281633-dsw--0-ia5 28-May-2024 16:33 1951
ber01-VHDL13_DWLH_281733-2405281733-dsw--0-ia5 28-May-2024 17:33 1951
ber01-VHDL13_DWLH_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 1897
ber01-VHDL13_DWLH_281933-2405281933-dsw--0-ia5 28-May-2024 19:33 1981
ber01-VHDL13_DWLH_282033-2405282033-dsw--0-ia5 28-May-2024 20:33 1981
ber01-VHDL13_DWLH_290033-2405290033-dsw--0-ia5 29-May-2024 00:33 2184
ber01-VHDL13_DWLH_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2634
ber01-VHDL13_DWLH_290400-2405290400-dsw--0-ia5 29-May-2024 04:59 2371
ber01-VHDL13_DWLH_290533-2405290533-dsw--0-ia5 29-May-2024 05:33 2380
ber01-VHDL13_DWLH_290633-2405290633-dsw--0-ia5 29-May-2024 06:33 2598
ber01-VHDL13_DWLH_290733-2405290733-dsw--0-ia5 29-May-2024 07:33 2598
ber01-VHDL13_DWLH_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2594
ber01-VHDL13_DWLH_290933-2405290933-dsw--0-ia5 29-May-2024 09:33 2603
ber01-VHDL13_DWLH_291033-2405291033-dsw--0-ia5 29-May-2024 10:33 2603
ber01-VHDL13_DWLI_271133-2405271133-dsw--0-ia5 27-May-2024 11:33 2464
ber01-VHDL13_DWLI_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 2393
ber01-VHDL13_DWLI_271333-2405271333-dsw--0-ia5 27-May-2024 13:33 2319
ber01-VHDL13_DWLI_271433-2405271433-dsw--0-ia5 27-May-2024 14:33 2319
ber01-VHDL13_DWLI_271533-2405271533-dsw--0-ia5 27-May-2024 15:33 2319
ber01-VHDL13_DWLI_271633-2405271633-dsw--0-ia5 27-May-2024 16:33 2319
ber01-VHDL13_DWLI_271733-2405271733-dsw--0-ia5 27-May-2024 17:33 1875
ber01-VHDL13_DWLI_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 1869
ber01-VHDL13_DWLI_271933-2405271933-dsw--0-ia5 27-May-2024 19:33 1875
ber01-VHDL13_DWLI_272033-2405272033-dsw--0-ia5 27-May-2024 20:33 1875
ber01-VHDL13_DWLI_280033-2405280033-dsw--0-ia5 28-May-2024 00:33 2041
ber01-VHDL13_DWLI_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 1945
ber01-VHDL13_DWLI_280400-2405280400-dsw--0-ia5 28-May-2024 04:59 2280
ber01-VHDL13_DWLI_280533-2405280533-dsw--0-ia5 28-May-2024 05:33 2283
ber01-VHDL13_DWLI_280633-2405280633-dsw--0-ia5 28-May-2024 06:33 2283
ber01-VHDL13_DWLI_280733-2405280733-dsw--0-ia5 28-May-2024 07:33 2153
ber01-VHDL13_DWLI_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2147
ber01-VHDL13_DWLI_280933-2405280933-dsw--0-ia5 28-May-2024 09:33 2153
ber01-VHDL13_DWLI_281033-2405281033-dsw--0-ia5 28-May-2024 10:33 2142
ber01-VHDL13_DWLI_281133-2405281133-dsw--0-ia5 28-May-2024 11:33 2142
ber01-VHDL13_DWLI_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2239
ber01-VHDL13_DWLI_281333-2405281333-dsw--0-ia5 28-May-2024 13:33 2044
ber01-VHDL13_DWLI_281433-2405281433-dsw--0-ia5 28-May-2024 14:33 2044
ber01-VHDL13_DWLI_281533-2405281533-dsw--0-ia5 28-May-2024 15:33 2044
ber01-VHDL13_DWLI_281633-2405281633-dsw--0-ia5 28-May-2024 16:33 2044
ber01-VHDL13_DWLI_281733-2405281733-dsw--0-ia5 28-May-2024 17:33 2044
ber01-VHDL13_DWLI_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 1996
ber01-VHDL13_DWLI_281933-2405281933-dsw--0-ia5 28-May-2024 19:33 2007
ber01-VHDL13_DWLI_282033-2405282033-dsw--0-ia5 28-May-2024 20:33 2007
ber01-VHDL13_DWLI_290033-2405290033-dsw--0-ia5 29-May-2024 00:33 2229
ber01-VHDL13_DWLI_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2455
ber01-VHDL13_DWLI_290400-2405290400-dsw--0-ia5 29-May-2024 04:59 2329
ber01-VHDL13_DWLI_290533-2405290533-dsw--0-ia5 29-May-2024 05:33 2332
ber01-VHDL13_DWLI_290633-2405290633-dsw--0-ia5 29-May-2024 06:33 2569
ber01-VHDL13_DWLI_290733-2405290733-dsw--0-ia5 29-May-2024 07:33 2569
ber01-VHDL13_DWLI_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2540
ber01-VHDL13_DWLI_290933-2405290933-dsw--0-ia5 29-May-2024 09:33 2546
ber01-VHDL13_DWLI_291033-2405291033-dsw--0-ia5 29-May-2024 10:33 2546
ber01-VHDL13_DWMG_271100-2405271100-dsw--0-ia5 27-May-2024 11:30 3644
ber01-VHDL13_DWMG_271200-2405271200-dsw--0-ia5 27-May-2024 12:30 3605
ber01-VHDL13_DWMG_271300-2405271300-dsw--0-ia5 27-May-2024 13:30 3474
ber01-VHDL13_DWMG_271400-2405271400-dsw--0-ia5 27-May-2024 14:30 3474
ber01-VHDL13_DWMG_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3474
ber01-VHDL13_DWMG_271600-2405271600-dsw--0-ia5 27-May-2024 16:30 3474
ber01-VHDL13_DWMG_271700-2405271700-dsw--0-ia5 27-May-2024 17:30 3146
ber01-VHDL13_DWMG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3311
ber01-VHDL13_DWMG_271900-2405271900-dsw--0-ia5 27-May-2024 19:30 3311
ber01-VHDL13_DWMG_272000-2405272000-dsw--0-ia5 27-May-2024 20:30 3311
ber01-VHDL13_DWMG_272100-2405272100-dsw--0-ia5 27-May-2024 21:30 3311
ber01-VHDL13_DWMG_272200-2405272200-dsw--0-ia5 27-May-2024 22:30 3313
ber01-VHDL13_DWMG_272300-2405272300-dsw--0-ia5 27-May-2024 23:30 3313
ber01-VHDL13_DWMG_280000-2405280000-dsw--0-ia5 28-May-2024 00:30 2915
ber01-VHDL13_DWMG_280100-2405280100-dsw--0-ia5 28-May-2024 01:30 2915
ber01-VHDL13_DWMG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2954
ber01-VHDL13_DWMG_280300-2405280300-dsw--0-ia5 28-May-2024 03:30 2954
ber01-VHDL13_DWMG_280400-2405280400-dsw--0-ia5 28-May-2024 04:30 2802
ber01-VHDL13_DWMG_280500-2405280500-dsw--0-ia5 28-May-2024 05:30 2810
ber01-VHDL13_DWMG_280600-2405280600-dsw--0-ia5 28-May-2024 06:30 2810
ber01-VHDL13_DWMG_280700-2405280700-dsw--0-ia5 28-May-2024 07:30 2810
ber01-VHDL13_DWMG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2733
ber01-VHDL13_DWMG_280900-2405280900-dsw--0-ia5 28-May-2024 09:30 2733
ber01-VHDL13_DWMG_281000-2405281000-dsw--0-ia5 28-May-2024 10:30 2566
ber01-VHDL13_DWMG_281100-2405281100-dsw--0-ia5 28-May-2024 11:30 2566
ber01-VHDL13_DWMG_281200-2405281200-dsw--0-ia5 28-May-2024 12:30 2498
ber01-VHDL13_DWMG_281300-2405281300-dsw--0-ia5 28-May-2024 13:30 2498
ber01-VHDL13_DWMG_281400-2405281400-dsw--0-ia5 28-May-2024 14:30 2663
ber01-VHDL13_DWMG_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2663
ber01-VHDL13_DWMG_281600-2405281600-dsw--0-ia5 28-May-2024 16:30 2663
ber01-VHDL13_DWMG_281700-2405281700-dsw--0-ia5 28-May-2024 17:30 2566
ber01-VHDL13_DWMG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2594
ber01-VHDL13_DWMG_281900-2405281900-dsw--0-ia5 28-May-2024 19:30 2481
ber01-VHDL13_DWMG_282000-2405282000-dsw--0-ia5 28-May-2024 20:30 2481
ber01-VHDL13_DWMG_282100-2405282100-dsw--0-ia5 28-May-2024 21:30 2481
ber01-VHDL13_DWMG_282200-2405282200-dsw--0-ia5 28-May-2024 22:30 2577
ber01-VHDL13_DWMG_282300-2405282300-dsw--0-ia5 28-May-2024 23:30 2577
ber01-VHDL13_DWMG_290000-2405290000-dsw--0-ia5 29-May-2024 00:30 2577
ber01-VHDL13_DWMG_290100-2405290100-dsw--0-ia5 29-May-2024 01:30 2577
ber01-VHDL13_DWMG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2424
ber01-VHDL13_DWMG_290300-2405290300-dsw--0-ia5 29-May-2024 03:30 2435
ber01-VHDL13_DWMG_290400-2405290400-dsw--0-ia5 29-May-2024 04:30 2632
ber01-VHDL13_DWMG_290500-2405290500-dsw--0-ia5 29-May-2024 05:30 2723
ber01-VHDL13_DWMG_290600-2405290600-dsw--0-ia5 29-May-2024 06:30 2764
ber01-VHDL13_DWMG_290700-2405290700-dsw--0-ia5 29-May-2024 07:30 2764
ber01-VHDL13_DWMG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2749
ber01-VHDL13_DWMG_290900-2405290900-dsw--0-ia5 29-May-2024 09:30 2756
ber01-VHDL13_DWMG_291000-2405291000-dsw--0-ia5 29-May-2024 10:30 2830
ber01-VHDL13_DWMO_271100-2405271100-dsw--0-ia5 27-May-2024 11:30 3467
ber01-VHDL13_DWMO_271200-2405271200-dsw--0-ia5 27-May-2024 12:30 3428
ber01-VHDL13_DWMO_271300-2405271300-dsw--0-ia5 27-May-2024 13:30 3254
ber01-VHDL13_DWMO_271400-2405271400-dsw--0-ia5 27-May-2024 14:30 3254
ber01-VHDL13_DWMO_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3254
ber01-VHDL13_DWMO_271600-2405271600-dsw--0-ia5 27-May-2024 16:30 3254
ber01-VHDL13_DWMO_271700-2405271700-dsw--0-ia5 27-May-2024 17:30 3254
ber01-VHDL13_DWMO_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3121
ber01-VHDL13_DWMO_271900-2405271900-dsw--0-ia5 27-May-2024 19:30 3121
ber01-VHDL13_DWMO_272000-2405272000-dsw--0-ia5 27-May-2024 20:30 3121
ber01-VHDL13_DWMO_272100-2405272100-dsw--0-ia5 27-May-2024 21:30 3121
ber01-VHDL13_DWMO_272200-2405272200-dsw--0-ia5 27-May-2024 22:30 3090
ber01-VHDL13_DWMO_272300-2405272300-dsw--0-ia5 27-May-2024 23:30 3090
ber01-VHDL13_DWMO_280000-2405280000-dsw--0-ia5 28-May-2024 00:30 2715
ber01-VHDL13_DWMO_280100-2405280100-dsw--0-ia5 28-May-2024 01:30 2715
ber01-VHDL13_DWMO_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2770
ber01-VHDL13_DWMO_280300-2405280300-dsw--0-ia5 28-May-2024 03:30 2770
ber01-VHDL13_DWMO_280400-2405280400-dsw--0-ia5 28-May-2024 04:30 2667
ber01-VHDL13_DWMO_280500-2405280500-dsw--0-ia5 28-May-2024 05:30 2736
ber01-VHDL13_DWMO_280600-2405280600-dsw--0-ia5 28-May-2024 06:30 2736
ber01-VHDL13_DWMO_280700-2405280700-dsw--0-ia5 28-May-2024 07:30 2736
ber01-VHDL13_DWMO_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2499
ber01-VHDL13_DWMO_280900-2405280900-dsw--0-ia5 28-May-2024 09:30 2499
ber01-VHDL13_DWMO_281000-2405281000-dsw--0-ia5 28-May-2024 10:30 2512
ber01-VHDL13_DWMO_281100-2405281100-dsw--0-ia5 28-May-2024 11:30 2512
ber01-VHDL13_DWMO_281200-2405281200-dsw--0-ia5 28-May-2024 12:30 2528
ber01-VHDL13_DWMO_281300-2405281300-dsw--0-ia5 28-May-2024 13:30 2528
ber01-VHDL13_DWMO_281400-2405281400-dsw--0-ia5 28-May-2024 14:30 2631
ber01-VHDL13_DWMO_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2631
ber01-VHDL13_DWMO_281600-2405281600-dsw--0-ia5 28-May-2024 16:30 2631
ber01-VHDL13_DWMO_281700-2405281700-dsw--0-ia5 28-May-2024 17:30 2631
ber01-VHDL13_DWMO_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2606
ber01-VHDL13_DWMO_281900-2405281900-dsw--0-ia5 28-May-2024 19:30 2509
ber01-VHDL13_DWMO_282000-2405282000-dsw--0-ia5 28-May-2024 20:30 2509
ber01-VHDL13_DWMO_282100-2405282100-dsw--0-ia5 28-May-2024 21:30 2509
ber01-VHDL13_DWMO_282200-2405282200-dsw--0-ia5 28-May-2024 22:30 2654
ber01-VHDL13_DWMO_282300-2405282300-dsw--0-ia5 28-May-2024 23:30 2654
ber01-VHDL13_DWMO_290000-2405290000-dsw--0-ia5 29-May-2024 00:30 2654
ber01-VHDL13_DWMO_290100-2405290100-dsw--0-ia5 29-May-2024 01:30 2654
ber01-VHDL13_DWMO_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2424
ber01-VHDL13_DWMO_290300-2405290300-dsw--0-ia5 29-May-2024 03:30 2435
ber01-VHDL13_DWMO_290400-2405290400-dsw--0-ia5 29-May-2024 04:30 2655
ber01-VHDL13_DWMO_290500-2405290500-dsw--0-ia5 29-May-2024 05:30 2601
ber01-VHDL13_DWMO_290600-2405290600-dsw--0-ia5 29-May-2024 06:30 2617
ber01-VHDL13_DWMO_290700-2405290700-dsw--0-ia5 29-May-2024 07:30 2617
ber01-VHDL13_DWMO_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2602
ber01-VHDL13_DWMO_290900-2405290900-dsw--0-ia5 29-May-2024 09:30 2642
ber01-VHDL13_DWMO_291000-2405291000-dsw--0-ia5 29-May-2024 10:30 2599
ber01-VHDL13_DWMP_271100-2405271100-dsw--0-ia5 27-May-2024 11:30 3598
ber01-VHDL13_DWMP_271200-2405271200-dsw--0-ia5 27-May-2024 12:30 3556
ber01-VHDL13_DWMP_271300-2405271300-dsw--0-ia5 27-May-2024 13:30 3399
ber01-VHDL13_DWMP_271400-2405271400-dsw--0-ia5 27-May-2024 14:30 3399
ber01-VHDL13_DWMP_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3399
ber01-VHDL13_DWMP_271600-2405271600-dsw--0-ia5 27-May-2024 16:30 3399
ber01-VHDL13_DWMP_271700-2405271700-dsw--0-ia5 27-May-2024 17:30 3399
ber01-VHDL13_DWMP_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3055
ber01-VHDL13_DWMP_271900-2405271900-dsw--0-ia5 27-May-2024 19:30 3055
ber01-VHDL13_DWMP_272000-2405272000-dsw--0-ia5 27-May-2024 20:30 3055
ber01-VHDL13_DWMP_272100-2405272100-dsw--0-ia5 27-May-2024 21:30 3055
ber01-VHDL13_DWMP_272200-2405272200-dsw--0-ia5 27-May-2024 22:30 3191
ber01-VHDL13_DWMP_272300-2405272300-dsw--0-ia5 27-May-2024 23:30 3191
ber01-VHDL13_DWMP_280000-2405280000-dsw--0-ia5 28-May-2024 00:30 3053
ber01-VHDL13_DWMP_280100-2405280100-dsw--0-ia5 28-May-2024 01:30 3053
ber01-VHDL13_DWMP_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 3063
ber01-VHDL13_DWMP_280300-2405280300-dsw--0-ia5 28-May-2024 03:30 3063
ber01-VHDL13_DWMP_280400-2405280400-dsw--0-ia5 28-May-2024 04:30 2846
ber01-VHDL13_DWMP_280500-2405280500-dsw--0-ia5 28-May-2024 05:30 2855
ber01-VHDL13_DWMP_280600-2405280600-dsw--0-ia5 28-May-2024 06:30 2855
ber01-VHDL13_DWMP_280700-2405280700-dsw--0-ia5 28-May-2024 07:30 2855
ber01-VHDL13_DWMP_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2898
ber01-VHDL13_DWMP_280900-2405280900-dsw--0-ia5 28-May-2024 09:30 2898
ber01-VHDL13_DWMP_281000-2405281000-dsw--0-ia5 28-May-2024 10:30 2738
ber01-VHDL13_DWMP_281100-2405281100-dsw--0-ia5 28-May-2024 11:30 2738
ber01-VHDL13_DWMP_281200-2405281200-dsw--0-ia5 28-May-2024 12:30 2652
ber01-VHDL13_DWMP_281300-2405281300-dsw--0-ia5 28-May-2024 13:30 2652
ber01-VHDL13_DWMP_281400-2405281400-dsw--0-ia5 28-May-2024 14:30 2611
ber01-VHDL13_DWMP_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2611
ber01-VHDL13_DWMP_281600-2405281600-dsw--0-ia5 28-May-2024 16:30 2611
ber01-VHDL13_DWMP_281700-2405281700-dsw--0-ia5 28-May-2024 17:30 2611
ber01-VHDL13_DWMP_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2564
ber01-VHDL13_DWMP_281900-2405281900-dsw--0-ia5 28-May-2024 19:30 2484
ber01-VHDL13_DWMP_282000-2405282000-dsw--0-ia5 28-May-2024 20:30 2484
ber01-VHDL13_DWMP_282100-2405282100-dsw--0-ia5 28-May-2024 21:30 2484
ber01-VHDL13_DWMP_282200-2405282200-dsw--0-ia5 28-May-2024 22:30 2644
ber01-VHDL13_DWMP_282300-2405282300-dsw--0-ia5 28-May-2024 23:30 2644
ber01-VHDL13_DWMP_290000-2405290000-dsw--0-ia5 29-May-2024 00:30 2644
ber01-VHDL13_DWMP_290100-2405290100-dsw--0-ia5 29-May-2024 01:30 2644
ber01-VHDL13_DWMP_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2629
ber01-VHDL13_DWMP_290300-2405290300-dsw--0-ia5 29-May-2024 03:30 2640
ber01-VHDL13_DWMP_290400-2405290400-dsw--0-ia5 29-May-2024 04:30 2782
ber01-VHDL13_DWMP_290500-2405290500-dsw--0-ia5 29-May-2024 05:30 2927
ber01-VHDL13_DWMP_290600-2405290600-dsw--0-ia5 29-May-2024 06:30 2972
ber01-VHDL13_DWMP_290700-2405290700-dsw--0-ia5 29-May-2024 07:30 2972
ber01-VHDL13_DWMP_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2956
ber01-VHDL13_DWMP_290900-2405290900-dsw--0-ia5 29-May-2024 09:30 2894
ber01-VHDL13_DWMP_291000-2405291000-dsw--0-ia5 29-May-2024 10:30 2981
ber01-VHDL13_DWOG_271300-2405271300-dsw--0-ia5 27-May-2024 12:00 3807
ber01-VHDL13_DWOG_271700-2405271700-dsw--0-ia5 27-May-2024 17:30 3671
ber01-VHDL13_DWOG_280100-2405280100-dsw--0-ia5 28-May-2024 01:45 3868
ber01-VHDL13_DWOG_280300-2405280300-dsw--0-ia5 28-May-2024 03:00 3598
ber01-VHDL13_DWOG_280800-2405280800-dsw--0-ia5 28-May-2024 08:15 3692
ber01-VHDL13_DWOG_281300-2405281300-dsw--0-ia5 28-May-2024 12:00 3406
ber01-VHDL13_DWOG_281700-2405281700-dsw--0-ia5 28-May-2024 17:30 3310
ber01-VHDL13_DWOG_290100-2405290100-dsw--0-ia5 29-May-2024 01:45 3665
ber01-VHDL13_DWOG_290300-2405290300-dsw--0-ia5 29-May-2024 03:00 3636
ber01-VHDL13_DWOG_290800-2405290800-dsw--0-ia5 29-May-2024 08:15 3634
ber01-VHDL13_DWOG_290800_COR-2405290800-dsw--0-ia5 29-May-2024 09:54 3694
ber01-VHDL13_DWOH_271300-2405271300-dsw--0-ia5 27-May-2024 12:28 2918
ber01-VHDL13_DWOH_271500-2405271500-dsw--0-ia5 27-May-2024 15:28 2895
ber01-VHDL13_DWOH_271800-2405271800-dsw--0-ia5 27-May-2024 18:28 2889
ber01-VHDL13_DWOH_271800_COR-2405271800-dsw--0-ia5 27-May-2024 18:37 2535
ber01-VHDL13_DWOH_280200-2405280200-dsw--0-ia5 28-May-2024 02:28 2262
ber01-VHDL13_DWOH_280400-2405280400-dsw--0-ia5 28-May-2024 04:58 2179
ber01-VHDL13_DWOH_280800-2405280800-dsw--0-ia5 28-May-2024 08:28 2444
ber01-VHDL13_DWOH_281300-2405281300-dsw--0-ia5 28-May-2024 12:28 2619
ber01-VHDL13_DWOH_281500-2405281500-dsw--0-ia5 28-May-2024 15:28 2650
ber01-VHDL13_DWOH_281800-2405281800-dsw--0-ia5 28-May-2024 18:28 2662
ber01-VHDL13_DWOH_290200-2405290200-dsw--0-ia5 29-May-2024 02:28 2664
ber01-VHDL13_DWOH_290400-2405290400-dsw--0-ia5 29-May-2024 04:58 2416
ber01-VHDL13_DWOH_290800-2405290800-dsw--0-ia5 29-May-2024 08:28 2841
ber01-VHDL13_DWOI_271300-2405271300-dsw--0-ia5 27-May-2024 12:28 2873
ber01-VHDL13_DWOI_271500-2405271500-dsw--0-ia5 27-May-2024 15:28 2876
ber01-VHDL13_DWOI_271800-2405271800-dsw--0-ia5 27-May-2024 18:28 2876
ber01-VHDL13_DWOI_271800_COR-2405271800-dsw--0-ia5 27-May-2024 18:38 2893
ber01-VHDL13_DWOI_280200-2405280200-dsw--0-ia5 28-May-2024 02:28 2329
ber01-VHDL13_DWOI_280400-2405280400-dsw--0-ia5 28-May-2024 04:58 2324
ber01-VHDL13_DWOI_280800-2405280800-dsw--0-ia5 28-May-2024 08:28 2586
ber01-VHDL13_DWOI_281300-2405281300-dsw--0-ia5 28-May-2024 12:28 2861
ber01-VHDL13_DWOI_281500-2405281500-dsw--0-ia5 28-May-2024 15:28 2817
ber01-VHDL13_DWOI_281800-2405281800-dsw--0-ia5 28-May-2024 18:28 2754
ber01-VHDL13_DWOI_290200-2405290200-dsw--0-ia5 29-May-2024 02:28 2691
ber01-VHDL13_DWOI_290400-2405290400-dsw--0-ia5 29-May-2024 04:58 2537
ber01-VHDL13_DWOI_290800-2405290800-dsw--0-ia5 29-May-2024 08:28 2940
ber01-VHDL13_DWON_271436-2405271436-dsw--0-ia5 27-May-2024 14:36 3539
ber01-VHDL13_DWON_271721-2405271721-dsw--0-ia5 27-May-2024 17:21 3123
ber01-VHDL13_DWON_272126-2405272126-dsw--0-ia5 27-May-2024 21:26 3123
ber01-VHDL13_DWON_272226-2405272226-dsw--0-ia5 27-May-2024 22:26 2969
ber01-VHDL13_DWON_280149-2405280149-dsw--0-ia5 28-May-2024 01:49 2977
ber01-VHDL13_DWON_280326-2405280326-dsw--0-ia5 28-May-2024 03:26 2977
ber01-VHDL13_DWON_280526-2405280526-dsw--0-ia5 28-May-2024 05:26 3097
ber01-VHDL13_DWON_281057-2405281057-dsw--0-ia5 28-May-2024 10:57 3062
ber01-VHDL13_DWON_281458-2405281458-dsw--0-ia5 28-May-2024 14:58 3062
ber01-VHDL13_DWON_281516-2405281516-dsw--0-ia5 28-May-2024 15:16 3677
ber01-VHDL13_DWON_281729-2405281729-dsw--0-ia5 28-May-2024 17:30 3174
ber01-VHDL13_DWON_281731-2405281731-dsw--0-ia5 28-May-2024 17:31 3174
ber01-VHDL13_DWON_281857-2405281857-dsw--0-ia5 28-May-2024 18:57 3399
ber01-VHDL13_DWON_290015-2405290015-dsw--0-ia5 29-May-2024 00:15 3419
ber01-VHDL13_DWON_290112-2405290112-dsw--0-ia5 29-May-2024 01:12 3419
ber01-VHDL13_DWON_290250-2405290250-dsw--0-ia5 29-May-2024 02:50 3419
ber01-VHDL13_DWON_290530-2405290530-dsw--0-ia5 29-May-2024 05:30 3735
ber01-VHDL13_DWON_290627-2405290627-dsw--0-ia5 29-May-2024 06:27 3737
ber01-VHDL13_DWON_290950-2405290950-dsw--0-ia5 29-May-2024 09:50 3591
ber01-VHDL13_DWON_290950_COR-2405290950-dsw--0-ia5 29-May-2024 09:51 3595
ber01-VHDL13_DWON_290953-2405290953-dsw--0-ia5 29-May-2024 09:53 3591
ber01-VHDL13_DWPG_271130-2405271130-dsw--0-ia5 27-May-2024 11:30 2880
ber01-VHDL13_DWPG_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3437
ber01-VHDL13_DWPG_271330-2405271330-dsw--0-ia5 27-May-2024 13:30 3436
ber01-VHDL13_DWPG_271430-2405271430-dsw--0-ia5 27-May-2024 14:30 3436
ber01-VHDL13_DWPG_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3383
ber01-VHDL13_DWPG_271630-2405271630-dsw--0-ia5 27-May-2024 16:30 3382
ber01-VHDL13_DWPG_271730-2405271730-dsw--0-ia5 27-May-2024 17:30 3382
ber01-VHDL13_DWPG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3225
ber01-VHDL13_DWPG_271930-2405271930-dsw--0-ia5 27-May-2024 19:30 3197
ber01-VHDL13_DWPG_272030-2405272030-dsw--0-ia5 27-May-2024 20:30 3197
ber01-VHDL13_DWPG_280030-2405280030-dsw--0-ia5 28-May-2024 00:30 3107
ber01-VHDL13_DWPG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2707
ber01-VHDL13_DWPG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2804
ber01-VHDL13_DWPG_280530-2405280530-dsw--0-ia5 28-May-2024 05:30 2802
ber01-VHDL13_DWPG_280630-2405280630-dsw--0-ia5 28-May-2024 06:30 2802
ber01-VHDL13_DWPG_280730-2405280730-dsw--0-ia5 28-May-2024 07:30 2802
ber01-VHDL13_DWPG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2926
ber01-VHDL13_DWPG_280930-2405280930-dsw--0-ia5 28-May-2024 09:30 2925
ber01-VHDL13_DWPG_281030-2405281030-dsw--0-ia5 28-May-2024 10:30 2925
ber01-VHDL13_DWPG_281130-2405281130-dsw--0-ia5 28-May-2024 11:30 2563
ber01-VHDL13_DWPG_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2506
ber01-VHDL13_DWPG_281330-2405281330-dsw--0-ia5 28-May-2024 13:30 2505
ber01-VHDL13_DWPG_281430-2405281430-dsw--0-ia5 28-May-2024 14:30 2505
ber01-VHDL13_DWPG_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2273
ber01-VHDL13_DWPG_281630-2405281630-dsw--0-ia5 28-May-2024 16:30 2272
ber01-VHDL13_DWPG_281730-2405281730-dsw--0-ia5 28-May-2024 17:30 2272
ber01-VHDL13_DWPG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2192
ber01-VHDL13_DWPG_281930-2405281930-dsw--0-ia5 28-May-2024 19:30 2191
ber01-VHDL13_DWPG_282030-2405282030-dsw--0-ia5 28-May-2024 20:30 2191
ber01-VHDL13_DWPG_290030-2405290030-dsw--0-ia5 29-May-2024 00:30 2390
ber01-VHDL13_DWPG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2901
ber01-VHDL13_DWPG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3052
ber01-VHDL13_DWPG_290530-2405290530-dsw--0-ia5 29-May-2024 05:30 3050
ber01-VHDL13_DWPG_290630-2405290630-dsw--0-ia5 29-May-2024 06:30 3240
ber01-VHDL13_DWPG_290730-2405290730-dsw--0-ia5 29-May-2024 07:30 3240
ber01-VHDL13_DWPG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 3697
ber01-VHDL13_DWPG_290930-2405290930-dsw--0-ia5 29-May-2024 09:30 3696
ber01-VHDL13_DWPG_291030-2405291030-dsw--0-ia5 29-May-2024 10:30 3696
ber01-VHDL13_DWPH_271130-2405271130-dsw--0-ia5 27-May-2024 11:30 2907
ber01-VHDL13_DWPH_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3152
ber01-VHDL13_DWPH_271330-2405271330-dsw--0-ia5 27-May-2024 13:30 3152
ber01-VHDL13_DWPH_271430-2405271430-dsw--0-ia5 27-May-2024 14:30 3152
ber01-VHDL13_DWPH_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3120
ber01-VHDL13_DWPH_271630-2405271630-dsw--0-ia5 27-May-2024 16:30 3120
ber01-VHDL13_DWPH_271730-2405271730-dsw--0-ia5 27-May-2024 17:30 3120
ber01-VHDL13_DWPH_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2904
ber01-VHDL13_DWPH_271930-2405271930-dsw--0-ia5 27-May-2024 19:30 2884
ber01-VHDL13_DWPH_272030-2405272030-dsw--0-ia5 27-May-2024 20:30 2884
ber01-VHDL13_DWPH_280030-2405280030-dsw--0-ia5 28-May-2024 00:30 2846
ber01-VHDL13_DWPH_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2334
ber01-VHDL13_DWPH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2605
ber01-VHDL13_DWPH_280530-2405280530-dsw--0-ia5 28-May-2024 05:30 2605
ber01-VHDL13_DWPH_280630-2405280630-dsw--0-ia5 28-May-2024 06:30 2605
ber01-VHDL13_DWPH_280730-2405280730-dsw--0-ia5 28-May-2024 07:30 2605
ber01-VHDL13_DWPH_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2509
ber01-VHDL13_DWPH_280930-2405280930-dsw--0-ia5 28-May-2024 09:30 2509
ber01-VHDL13_DWPH_281030-2405281030-dsw--0-ia5 28-May-2024 10:30 2509
ber01-VHDL13_DWPH_281130-2405281130-dsw--0-ia5 28-May-2024 11:30 2445
ber01-VHDL13_DWPH_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2544
ber01-VHDL13_DWPH_281330-2405281330-dsw--0-ia5 28-May-2024 13:30 2544
ber01-VHDL13_DWPH_281430-2405281430-dsw--0-ia5 28-May-2024 14:30 2544
ber01-VHDL13_DWPH_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2447
ber01-VHDL13_DWPH_281630-2405281630-dsw--0-ia5 28-May-2024 16:30 2447
ber01-VHDL13_DWPH_281730-2405281730-dsw--0-ia5 28-May-2024 17:30 2447
ber01-VHDL13_DWPH_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2426
ber01-VHDL13_DWPH_281930-2405281930-dsw--0-ia5 28-May-2024 19:30 2426
ber01-VHDL13_DWPH_282030-2405282030-dsw--0-ia5 28-May-2024 20:30 2426
ber01-VHDL13_DWPH_290030-2405290030-dsw--0-ia5 29-May-2024 00:30 2615
ber01-VHDL13_DWPH_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2989
ber01-VHDL13_DWPH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3126
ber01-VHDL13_DWPH_290530-2405290530-dsw--0-ia5 29-May-2024 05:30 3126
ber01-VHDL13_DWPH_290630-2405290630-dsw--0-ia5 29-May-2024 06:30 3316
ber01-VHDL13_DWPH_290730-2405290730-dsw--0-ia5 29-May-2024 07:30 3316
ber01-VHDL13_DWPH_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 3453
ber01-VHDL13_DWPH_290930-2405290930-dsw--0-ia5 29-May-2024 09:30 3453
ber01-VHDL13_DWPH_291030-2405291030-dsw--0-ia5 29-May-2024 10:30 3453
ber01-VHDL13_DWSG_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 2800
ber01-VHDL13_DWSG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2551
ber01-VHDL13_DWSG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2786
ber01-VHDL13_DWSG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2664
ber01-VHDL13_DWSG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2615
ber01-VHDL13_DWSG_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2671
ber01-VHDL13_DWSG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2348
ber01-VHDL13_DWSG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2591
ber01-VHDL13_DWSG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2839
ber01-VHDL13_DWSG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2881
ber01-VHDL13_DWSN_271300-2405271300-dsw--0-ia5 27-May-2024 13:30 2305
ber01-VHDL13_DWSN_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2141
ber01-VHDL13_DWSN_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2333
ber01-VHDL13_DWSN_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2336
ber01-VHDL13_DWSN_280400_COR-2405280400-dsw--0-ia5 28-May-2024 05:06 2233
ber01-VHDL13_DWSN_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2177
ber01-VHDL13_DWSN_281300-2405281300-dsw--0-ia5 28-May-2024 13:30 2047
ber01-VHDL13_DWSN_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 1871
ber01-VHDL13_DWSN_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2010
ber01-VHDL13_DWSN_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2168
ber01-VHDL13_DWSN_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2214
ber01-VHDL13_DWSO_271300-2405271300-dsw--0-ia5 27-May-2024 13:30 2586
ber01-VHDL13_DWSO_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2365
ber01-VHDL13_DWSO_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2633
ber01-VHDL13_DWSO_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2510
ber01-VHDL13_DWSO_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2528
ber01-VHDL13_DWSO_281300-2405281300-dsw--0-ia5 28-May-2024 13:30 2553
ber01-VHDL13_DWSO_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2231
ber01-VHDL13_DWSO_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2332
ber01-VHDL13_DWSO_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2470
ber01-VHDL13_DWSO_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2661
ber01-VHDL13_DWSP_271300-2405271300-dsw--0-ia5 27-May-2024 13:30 2532
ber01-VHDL13_DWSP_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2290
ber01-VHDL13_DWSP_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2515
ber01-VHDL13_DWSP_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2296
ber01-VHDL13_DWSP_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2271
ber01-VHDL13_DWSP_281300-2405281300-dsw--0-ia5 28-May-2024 13:30 2243
ber01-VHDL13_DWSP_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 1943
ber01-VHDL13_DWSP_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2189
ber01-VHDL13_DWSP_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2315
ber01-VHDL13_DWSP_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2315
ber01-VHDL17_DWOG_281200-2405281200-dsw--0-ia5 28-May-2024 11:35 2808
ber01-VHDL17_DWOG_291200-2405291200-dsw--0-ia5 29-May-2024 11:11 2964
ber01-VHDL20_DWHG_271300-2405271300-dsw--0-ia5 27-May-2024 13:45 3775
ber01-VHDL20_DWHG_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3394
ber01-VHDL20_DWHG_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3736
ber01-VHDL20_DWHG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3598
ber01-VHDL20_DWHG_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 4566
ber01-VHDL20_DWHG_281300-2405281300-dsw--0-ia5 28-May-2024 13:45 3603
ber01-VHDL20_DWHG_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 3007
ber01-VHDL20_DWHG_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 3041
ber01-VHDL20_DWHG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3042
ber01-VHDL20_DWHG_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 4002
ber01-VHDL20_DWHH_271300-2405271300-dsw--0-ia5 27-May-2024 13:45 3555
ber01-VHDL20_DWHH_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3414
ber01-VHDL20_DWHH_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3943
ber01-VHDL20_DWHH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3942
ber01-VHDL20_DWHH_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 4541
ber01-VHDL20_DWHH_281300-2405281300-dsw--0-ia5 28-May-2024 13:45 3532
ber01-VHDL20_DWHH_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2972
ber01-VHDL20_DWHH_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 3004
ber01-VHDL20_DWHH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3096
ber01-VHDL20_DWHH_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 4029
pid-VHDL12_DWHG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2958
pid-VHDL12_DWHG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2818
pid-VHDL12_DWHG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2359
pid-VHDL12_DWHG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2356
pid-VHDL12_DWHH_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 3221
pid-VHDL12_DWHH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3128
pid-VHDL12_DWHH_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2406
pid-VHDL12_DWHH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2403
pid-VHDL12_DWMG_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3211
pid-VHDL12_DWMG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 2909
pid-VHDL12_DWMG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2546
pid-VHDL12_DWMG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2409
pid-VHDL12_DWMG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2319
pid-VHDL12_DWMG_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2084
pid-VHDL12_DWMG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2180
pid-VHDL12_DWMG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2068
pid-VHDL12_DWMG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2367
pid-VHDL12_DWMG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 2393
pid-VHDL12_DWSG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2385
pid-VHDL12_DWSG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 2122
swis2-VHDL20_DWEG_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 3127
swis2-VHDL20_DWEG_271500-2405271500-dsw--0-ia5 27-May-2024 15:45 3102
swis2-VHDL20_DWEG_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 2744
swis2-VHDL20_DWEG_271800_COR-2405271800-dsw--0-ia5 27-May-2024 18:37 2748
swis2-VHDL20_DWEG_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2422
swis2-VHDL20_DWEG_280400-2405280400-dsw--0-ia5 28-May-2024 05:15 2386
swis2-VHDL20_DWEG_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2651
swis2-VHDL20_DWEG_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 2823
swis2-VHDL20_DWEG_281500-2405281500-dsw--0-ia5 28-May-2024 15:45 2857
swis2-VHDL20_DWEG_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2875
swis2-VHDL20_DWEG_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2824
swis2-VHDL20_DWEG_290400-2405290400-dsw--0-ia5 29-May-2024 05:15 2623
swis2-VHDL20_DWEG_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 3048
swis2-VHDL20_DWEH_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 3113
swis2-VHDL20_DWEH_271500-2405271500-dsw--0-ia5 27-May-2024 15:45 3139
swis2-VHDL20_DWEH_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3223
swis2-VHDL20_DWEH_271800_COR-2405271800-dsw--0-ia5 27-May-2024 18:37 3227
swis2-VHDL20_DWEH_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2742
swis2-VHDL20_DWEH_280400-2405280400-dsw--0-ia5 28-May-2024 05:15 2787
swis2-VHDL20_DWEH_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2871
swis2-VHDL20_DWEH_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 3068
swis2-VHDL20_DWEH_281500-2405281500-dsw--0-ia5 28-May-2024 15:45 3120
swis2-VHDL20_DWEH_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2997
swis2-VHDL20_DWEH_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2809
swis2-VHDL20_DWEH_290400-2405290400-dsw--0-ia5 29-May-2024 05:15 2747
swis2-VHDL20_DWEH_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 3095
swis2-VHDL20_DWEI_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 3086
swis2-VHDL20_DWEI_271500-2405271500-dsw--0-ia5 27-May-2024 15:45 3089
swis2-VHDL20_DWEI_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3102
swis2-VHDL20_DWEI_271800_COR-2405271800-dsw--0-ia5 27-May-2024 18:37 3106
swis2-VHDL20_DWEI_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2490
swis2-VHDL20_DWEI_280400-2405280400-dsw--0-ia5 28-May-2024 05:15 2537
swis2-VHDL20_DWEI_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2793
swis2-VHDL20_DWEI_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 3074
swis2-VHDL20_DWEI_281500-2405281500-dsw--0-ia5 28-May-2024 15:45 3030
swis2-VHDL20_DWEI_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2967
swis2-VHDL20_DWEI_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2852
swis2-VHDL20_DWEI_290400-2405290400-dsw--0-ia5 29-May-2024 05:15 2750
swis2-VHDL20_DWEI_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 3147
swis2-VHDL20_DWHG_271300-2405271300-dsw--0-ia5 27-May-2024 13:45 3775
swis2-VHDL20_DWHG_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3394
swis2-VHDL20_DWHG_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3736
swis2-VHDL20_DWHG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3598
swis2-VHDL20_DWHG_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 4566
swis2-VHDL20_DWHG_281300-2405281300-dsw--0-ia5 28-May-2024 13:45 3603
swis2-VHDL20_DWHG_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 3007
swis2-VHDL20_DWHG_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 3041
swis2-VHDL20_DWHG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3042
swis2-VHDL20_DWHG_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 4002
swis2-VHDL20_DWHH_271300-2405271300-dsw--0-ia5 27-May-2024 13:45 3555
swis2-VHDL20_DWHH_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3414
swis2-VHDL20_DWHH_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3943
swis2-VHDL20_DWHH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3942
swis2-VHDL20_DWHH_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 4541
swis2-VHDL20_DWHH_281300-2405281300-dsw--0-ia5 28-May-2024 13:45 3532
swis2-VHDL20_DWHH_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2972
swis2-VHDL20_DWHH_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 3004
swis2-VHDL20_DWHH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3096
swis2-VHDL20_DWHH_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 4029
swis2-VHDL20_DWLG_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 2606
swis2-VHDL20_DWLG_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 2287
swis2-VHDL20_DWLG_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2619
swis2-VHDL20_DWLG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2558
swis2-VHDL20_DWLG_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2635
swis2-VHDL20_DWLG_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 2570
swis2-VHDL20_DWLG_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2183
swis2-VHDL20_DWLG_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2452
swis2-VHDL20_DWLG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2400
swis2-VHDL20_DWLG_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 2604
swis2-VHDL20_DWLH_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 2631
swis2-VHDL20_DWLH_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 2119
swis2-VHDL20_DWLH_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2228
swis2-VHDL20_DWLH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2471
swis2-VHDL20_DWLH_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2461
swis2-VHDL20_DWLH_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 2365
swis2-VHDL20_DWLH_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2146
swis2-VHDL20_DWLH_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2883
swis2-VHDL20_DWLH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2620
swis2-VHDL20_DWLH_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 2843
swis2-VHDL20_DWLI_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 2562
swis2-VHDL20_DWLI_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 2118
swis2-VHDL20_DWLI_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2194
swis2-VHDL20_DWLI_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2526
swis2-VHDL20_DWLI_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2396
swis2-VHDL20_DWLI_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 2488
swis2-VHDL20_DWLI_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2245
swis2-VHDL20_DWLI_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2704
swis2-VHDL20_DWLI_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2575
swis2-VHDL20_DWLI_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 2789
swis2-VHDL20_DWMG_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 3816
swis2-VHDL20_DWMG_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3522
swis2-VHDL20_DWMG_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3165
swis2-VHDL20_DWMG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3028
swis2-VHDL20_DWMG_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2944
swis2-VHDL20_DWMG_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 2709
swis2-VHDL20_DWMG_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2805
swis2-VHDL20_DWMG_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2693
swis2-VHDL20_DWMG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2934
swis2-VHDL20_DWMG_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 2960
swis2-VHDL20_DWMO_271300-2405271300-dsw--0-ia5 27-May-2024 12:45 3640
swis2-VHDL20_DWMO_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3333
swis2-VHDL20_DWMO_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 2985
swis2-VHDL20_DWMO_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2901
swis2-VHDL20_DWMO_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2711
swis2-VHDL20_DWMO_281300-2405281300-dsw--0-ia5 28-May-2024 12:45 2740
swis2-VHDL20_DWMO_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2818
swis2-VHDL20_DWMO_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2650
swis2-VHDL20_DWMO_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 2819
swis2-VHDL20_DWMO_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 2817
swis2-VHDL20_DWMP_271300-2405271300-dsw--0-ia5 27-May-2024 13:45 3611
swis2-VHDL20_DWMP_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 3296
swis2-VHDL20_DWMP_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3275
swis2-VHDL20_DWMP_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 3076
swis2-VHDL20_DWMP_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 3110
swis2-VHDL20_DWMP_281300-2405281300-dsw--0-ia5 28-May-2024 13:45 2864
swis2-VHDL20_DWMP_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2826
swis2-VHDL20_DWMP_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 2852
swis2-VHDL20_DWMP_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3142
swis2-VHDL20_DWMP_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 3171
swis2-VHDL20_DWPG_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3632
swis2-VHDL20_DWPG_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3578
swis2-VHDL20_DWPG_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3421
swis2-VHDL20_DWPG_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2903
swis2-VHDL20_DWPG_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2998
swis2-VHDL20_DWPG_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 3122
swis2-VHDL20_DWPG_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2701
swis2-VHDL20_DWPG_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2468
swis2-VHDL20_DWPG_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2388
swis2-VHDL20_DWPG_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 3097
swis2-VHDL20_DWPG_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3246
swis2-VHDL20_DWPG_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 3893
swis2-VHDL20_DWPH_271300-2405271300-dsw--0-ia5 27-May-2024 12:30 3348
swis2-VHDL20_DWPH_271500-2405271500-dsw--0-ia5 27-May-2024 15:30 3316
swis2-VHDL20_DWPH_271800-2405271800-dsw--0-ia5 27-May-2024 18:30 3100
swis2-VHDL20_DWPH_280200-2405280200-dsw--0-ia5 28-May-2024 02:30 2530
swis2-VHDL20_DWPH_280400-2405280400-dsw--0-ia5 28-May-2024 05:00 2801
swis2-VHDL20_DWPH_280800-2405280800-dsw--0-ia5 28-May-2024 08:30 2705
swis2-VHDL20_DWPH_281300-2405281300-dsw--0-ia5 28-May-2024 12:30 2740
swis2-VHDL20_DWPH_281500-2405281500-dsw--0-ia5 28-May-2024 15:30 2643
swis2-VHDL20_DWPH_281800-2405281800-dsw--0-ia5 28-May-2024 18:30 2622
swis2-VHDL20_DWPH_290200-2405290200-dsw--0-ia5 29-May-2024 02:30 3185
swis2-VHDL20_DWPH_290400-2405290400-dsw--0-ia5 29-May-2024 05:00 3322
swis2-VHDL20_DWPH_290800-2405290800-dsw--0-ia5 29-May-2024 08:30 3649
swis2-VHDL20_DWSG_271300-2405271300-dsw--0-ia5 27-May-2024 13:45 3032
swis2-VHDL20_DWSG_271800-2405271800-dsw--0-ia5 27-May-2024 18:45 2783
swis2-VHDL20_DWSG_280200-2405280200-dsw--0-ia5 28-May-2024 02:45 3020
swis2-VHDL20_DWSG_280400-2405280400-dsw--0-ia5 28-May-2024 05:15 2895
swis2-VHDL20_DWSG_280800-2405280800-dsw--0-ia5 28-May-2024 08:45 2845
swis2-VHDL20_DWSG_281300-2405281300-dsw--0-ia5 28-May-2024 13:45 2903
swis2-VHDL20_DWSG_281800-2405281800-dsw--0-ia5 28-May-2024 18:45 2580
swis2-VHDL20_DWSG_290200-2405290200-dsw--0-ia5 29-May-2024 02:45 3070
swis2-VHDL20_DWSG_290400-2405290400-dsw--0-ia5 29-May-2024 05:15 3070
swis2-VHDL20_DWSG_290800-2405290800-dsw--0-ia5 29-May-2024 08:45 3111
wst04-VHDL20_DWEG_271300-2405271300-omedes--0.pdf 27-May-2024 12:45 264748
wst04-VHDL20_DWEG_271500-2405271500-omedes--0.pdf 27-May-2024 15:45 264740
wst04-VHDL20_DWEG_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 264430
wst04-VHDL20_DWEG_271800_COR-2405271800-omedes-..> 27-May-2024 18:38 264430
wst04-VHDL20_DWEG_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 262446
wst04-VHDL20_DWEG_280400-2405280400-omedes--0.pdf 28-May-2024 05:15 263090
wst04-VHDL20_DWEG_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 264054
wst04-VHDL20_DWEG_281300-2405281300-omedes--0.pdf 28-May-2024 12:45 263879
wst04-VHDL20_DWEG_281500-2405281500-omedes--0.pdf 28-May-2024 15:45 263868
wst04-VHDL20_DWEG_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 263719
wst04-VHDL20_DWEG_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 262949
wst04-VHDL20_DWEG_290400-2405290400-omedes--0.pdf 29-May-2024 05:15 262697
wst04-VHDL20_DWEG_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 262989
wst04-VHDL20_DWEH_271300-2405271300-omedes--0.pdf 27-May-2024 12:45 271177
wst04-VHDL20_DWEH_271500-2405271500-omedes--0.pdf 27-May-2024 15:45 271205
wst04-VHDL20_DWEH_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 270367
wst04-VHDL20_DWEH_271800_COR-2405271800-omedes-..> 27-May-2024 18:38 270367
wst04-VHDL20_DWEH_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 270386
wst04-VHDL20_DWEH_280400-2405280400-omedes--0.pdf 28-May-2024 05:15 270954
wst04-VHDL20_DWEH_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 271728
wst04-VHDL20_DWEH_281300-2405281300-omedes--0.pdf 28-May-2024 12:45 267333
wst04-VHDL20_DWEH_281500-2405281500-omedes--0.pdf 28-May-2024 15:45 267393
wst04-VHDL20_DWEH_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 267215
wst04-VHDL20_DWEH_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 266608
wst04-VHDL20_DWEH_290400-2405290400-omedes--0.pdf 29-May-2024 05:15 265598
wst04-VHDL20_DWEH_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 266215
wst04-VHDL20_DWEI_271300-2405271300-omedes--0.pdf 27-May-2024 12:45 370607
wst04-VHDL20_DWEI_271500-2405271500-omedes--0.pdf 27-May-2024 15:45 370613
wst04-VHDL20_DWEI_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 370558
wst04-VHDL20_DWEI_271800_COR-2405271800-omedes-..> 27-May-2024 18:38 370558
wst04-VHDL20_DWEI_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 370412
wst04-VHDL20_DWEI_280400-2405280400-omedes--0.pdf 28-May-2024 05:15 370191
wst04-VHDL20_DWEI_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 370868
wst04-VHDL20_DWEI_281300-2405281300-omedes--0.pdf 28-May-2024 12:45 370927
wst04-VHDL20_DWEI_281500-2405281500-omedes--0.pdf 28-May-2024 15:45 370869
wst04-VHDL20_DWEI_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 370722
wst04-VHDL20_DWEI_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 370888
wst04-VHDL20_DWEI_290400-2405290400-omedes--0.pdf 29-May-2024 05:15 369006
wst04-VHDL20_DWEI_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 369346
wst04-VHDL20_DWHG_271300-2405271300-oflxs888--0..> 27-May-2024 13:45 379688
wst04-VHDL20_DWHG_271800-2405271800-oflxs888--0..> 27-May-2024 18:45 379248
wst04-VHDL20_DWHG_280200-2405280200-oflxs888--0..> 28-May-2024 02:45 381546
wst04-VHDL20_DWHG_280400-2405280400-oflxs888--0..> 28-May-2024 05:00 381367
wst04-VHDL20_DWHG_280800-2405280800-oflxs888--0..> 28-May-2024 08:45 394295
wst04-VHDL20_DWHG_281300-2405281300-oflxs888--0..> 28-May-2024 13:45 381152
wst04-VHDL20_DWHG_281800-2405281800-oflxs888--0..> 28-May-2024 18:45 380297
wst04-VHDL20_DWHG_290200-2405290200-oflxs888--0..> 29-May-2024 02:45 379878
wst04-VHDL20_DWHG_290400-2405290400-oflxs888--0..> 29-May-2024 05:00 379841
wst04-VHDL20_DWHG_290800-2405290800-oflxs888--0..> 29-May-2024 08:45 394287
wst04-VHDL20_DWHH_271300-2405271300-oflxs888--0..> 27-May-2024 13:45 372813
wst04-VHDL20_DWHH_271800-2405271800-oflxs888--0..> 27-May-2024 18:45 372785
wst04-VHDL20_DWHH_280200-2405280200-oflxs888--0..> 28-May-2024 02:45 373277
wst04-VHDL20_DWHH_280400-2405280400-oflxs888--0..> 28-May-2024 05:00 373183
wst04-VHDL20_DWHH_280800-2405280800-oflxs888--0..> 28-May-2024 08:45 386211
wst04-VHDL20_DWHH_281300-2405281300-oflxs888--0..> 28-May-2024 13:45 373817
wst04-VHDL20_DWHH_281800-2405281800-oflxs888--0..> 28-May-2024 18:45 372926
wst04-VHDL20_DWHH_290200-2405290200-oflxs888--0..> 29-May-2024 02:45 373544
wst04-VHDL20_DWHH_290400-2405290400-oflxs888--0..> 29-May-2024 05:00 373564
wst04-VHDL20_DWHH_290800-2405290800-oflxs888--0..> 29-May-2024 08:45 387376
wst04-VHDL20_DWLG_271300-2405271300-omedes--0.pdf 27-May-2024 12:40 376834
wst04-VHDL20_DWLG_271800-2405271800-omedes--0.pdf 27-May-2024 18:40 376149
wst04-VHDL20_DWLG_280200-2405280200-omedes--0.pdf 28-May-2024 02:40 375915
wst04-VHDL20_DWLG_280400-2405280400-omedes--0.pdf 28-May-2024 04:59 375920
wst04-VHDL20_DWLG_280800-2405280800-omedes--0.pdf 28-May-2024 08:40 375933
wst04-VHDL20_DWLG_281300-2405281300-omedes--0.pdf 28-May-2024 12:40 364794
wst04-VHDL20_DWLG_281800-2405281800-omedes--0.pdf 28-May-2024 18:40 363986
wst04-VHDL20_DWLG_290200-2405290200-omedes--0.pdf 29-May-2024 02:40 363772
wst04-VHDL20_DWLG_290400-2405290400-omedes--0.pdf 29-May-2024 04:59 363860
wst04-VHDL20_DWLG_290800-2405290800-omedes--0.pdf 29-May-2024 08:40 365258
wst04-VHDL20_DWLH_271300-2405271300-omedes--0.pdf 27-May-2024 12:40 369664
wst04-VHDL20_DWLH_271800-2405271800-omedes--0.pdf 27-May-2024 18:40 368721
wst04-VHDL20_DWLH_280200-2405280200-omedes--0.pdf 28-May-2024 02:40 367906
wst04-VHDL20_DWLH_280400-2405280400-omedes--0.pdf 28-May-2024 04:59 368818
wst04-VHDL20_DWLH_280800-2405280800-omedes--0.pdf 28-May-2024 08:40 368826
wst04-VHDL20_DWLH_281300-2405281300-omedes--0.pdf 28-May-2024 12:40 373594
wst04-VHDL20_DWLH_281800-2405281800-omedes--0.pdf 28-May-2024 18:40 373318
wst04-VHDL20_DWLH_290200-2405290200-omedes--0.pdf 29-May-2024 02:40 374233
wst04-VHDL20_DWLH_290400-2405290400-omedes--0.pdf 29-May-2024 04:59 374254
wst04-VHDL20_DWLH_290800-2405290800-omedes--0.pdf 29-May-2024 08:40 374453
wst04-VHDL20_DWLI_271300-2405271300-omedes--0.pdf 27-May-2024 12:40 366668
wst04-VHDL20_DWLI_271800-2405271800-omedes--0.pdf 27-May-2024 18:40 365730
wst04-VHDL20_DWLI_280200-2405280200-omedes--0.pdf 28-May-2024 02:40 364869
wst04-VHDL20_DWLI_280400-2405280400-omedes--0.pdf 28-May-2024 04:59 365275
wst04-VHDL20_DWLI_280800-2405280800-omedes--0.pdf 28-May-2024 08:40 365247
wst04-VHDL20_DWLI_281300-2405281300-omedes--0.pdf 28-May-2024 12:40 358934
wst04-VHDL20_DWLI_281800-2405281800-omedes--0.pdf 28-May-2024 18:40 358758
wst04-VHDL20_DWLI_290200-2405290200-omedes--0.pdf 29-May-2024 02:40 359411
wst04-VHDL20_DWLI_290400-2405290400-omedes--0.pdf 29-May-2024 04:59 359475
wst04-VHDL20_DWLI_290800-2405290800-omedes--0.pdf 29-May-2024 08:40 359674
wst04-VHDL20_DWMG_271300-2405271300-omedes--0.pdf 27-May-2024 12:45 591815
wst04-VHDL20_DWMG_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 590910
wst04-VHDL20_DWMG_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 590788
wst04-VHDL20_DWMG_280400-2405280400-omedes--0.pdf 28-May-2024 05:00 589977
wst04-VHDL20_DWMG_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 589705
wst04-VHDL20_DWMG_281300-2405281300-omedes--0.pdf 28-May-2024 12:45 577155
wst04-VHDL20_DWMG_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 577497
wst04-VHDL20_DWMG_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 577162
wst04-VHDL20_DWMG_290400-2405290400-omedes--0.pdf 29-May-2024 05:00 576919
wst04-VHDL20_DWMG_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 576889
wst04-VHDL20_DWMO_271300-2405271300-omedes--0.pdf 27-May-2024 12:45 532379
wst04-VHDL20_DWMO_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 485254
wst04-VHDL20_DWMO_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 484031
wst04-VHDL20_DWMO_280400-2405280400-omedes--0.pdf 28-May-2024 05:00 484366
wst04-VHDL20_DWMO_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 483734
wst04-VHDL20_DWMO_281300-2405281300-omedes--0.pdf 28-May-2024 12:45 471093
wst04-VHDL20_DWMO_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 471473
wst04-VHDL20_DWMO_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 470679
wst04-VHDL20_DWMO_290400-2405290400-omedes--0.pdf 29-May-2024 05:00 471488
wst04-VHDL20_DWMO_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 471086
wst04-VHDL20_DWMP_271300-2405271300-omedes--0.pdf 27-May-2024 12:45 586206
wst04-VHDL20_DWMP_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 583913
wst04-VHDL20_DWMP_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 583079
wst04-VHDL20_DWMP_280400-2405280400-omedes--0.pdf 28-May-2024 05:00 583157
wst04-VHDL20_DWMP_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 582795
wst04-VHDL20_DWMP_281300-2405281300-omedes--0.pdf 28-May-2024 12:45 581094
wst04-VHDL20_DWMP_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 581318
wst04-VHDL20_DWMP_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 580427
wst04-VHDL20_DWMP_290400-2405290400-omedes--0.pdf 29-May-2024 05:00 580827
wst04-VHDL20_DWMP_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 580894
wst04-VHDL20_DWPG_271300-2405271300-oflxs892--0..> 27-May-2024 12:30 382719
wst04-VHDL20_DWPG_271500-2405271500-oflxs892--0..> 27-May-2024 15:30 382618
wst04-VHDL20_DWPG_271800-2405271800-oflxs892--0..> 27-May-2024 18:30 382070
wst04-VHDL20_DWPG_280200-2405280200-oflxs892--0..> 28-May-2024 02:30 381918
wst04-VHDL20_DWPG_280400-2405280400-oflxs892--0..> 28-May-2024 05:00 382575
wst04-VHDL20_DWPG_280800-2405280800-oflxs892--0..> 28-May-2024 08:30 427328
wst04-VHDL20_DWPG_281300-2405281300-oflxs892--0..> 28-May-2024 12:30 374926
wst04-VHDL20_DWPG_281500-2405281500-oflxs892--0..> 28-May-2024 15:30 374688
wst04-VHDL20_DWPG_281800-2405281800-oflxs892--0..> 28-May-2024 18:30 375004
wst04-VHDL20_DWPG_290200-2405290200-oflxs892--0..> 29-May-2024 02:30 376715
wst04-VHDL20_DWPG_290400-2405290400-oflxs892--0..> 29-May-2024 05:00 377027
wst04-VHDL20_DWPG_290800-2405290800-oflxs892--0..> 29-May-2024 08:30 421378
wst04-VHDL20_DWPH_271300-2405271300-oflxs892--0..> 27-May-2024 12:30 267842
wst04-VHDL20_DWPH_271500-2405271500-oflxs892--0..> 27-May-2024 15:30 267867
wst04-VHDL20_DWPH_271800-2405271800-oflxs892--0..> 27-May-2024 18:30 312758
wst04-VHDL20_DWPH_280200-2405280200-oflxs892--0..> 28-May-2024 02:30 267955
wst04-VHDL20_DWPH_280400-2405280400-oflxs892--0..> 28-May-2024 05:00 268729
wst04-VHDL20_DWPH_280800-2405280800-oflxs892--0..> 28-May-2024 08:30 313229
wst04-VHDL20_DWPH_281300-2405281300-oflxs892--0..> 28-May-2024 12:30 271435
wst04-VHDL20_DWPH_281500-2405281500-oflxs892--0..> 28-May-2024 15:30 270934
wst04-VHDL20_DWPH_281800-2405281800-oflxs892--0..> 28-May-2024 18:30 315531
wst04-VHDL20_DWPH_290200-2405290200-oflxs892--0..> 29-May-2024 02:30 271470
wst04-VHDL20_DWPH_290400-2405290400-oflxs892--0..> 29-May-2024 05:00 271840
wst04-VHDL20_DWPH_290800-2405290800-oflxs892--0..> 29-May-2024 08:30 315984
wst04-VHDL20_DWSG_271300-2405271300-omedes--0.pdf 27-May-2024 13:45 372966
wst04-VHDL20_DWSG_271800-2405271800-omedes--0.pdf 27-May-2024 18:45 372360
wst04-VHDL20_DWSG_280200-2405280200-omedes--0.pdf 28-May-2024 02:45 371911
wst04-VHDL20_DWSG_280400-2405280400-omedes--0.pdf 28-May-2024 05:15 371715
wst04-VHDL20_DWSG_280800-2405280800-omedes--0.pdf 28-May-2024 08:45 372054
wst04-VHDL20_DWSG_281300-2405281300-omedes--0.pdf 28-May-2024 13:45 364328
wst04-VHDL20_DWSG_281800-2405281800-omedes--0.pdf 28-May-2024 18:45 363603
wst04-VHDL20_DWSG_290200-2405290200-omedes--0.pdf 29-May-2024 02:45 364129
wst04-VHDL20_DWSG_290400-2405290400-omedes--0.pdf 29-May-2024 05:15 364241
wst04-VHDL20_DWSG_290800-2405290800-omedes--0.pdf 29-May-2024 08:45 364263